JPH0420215B2 - - Google Patents
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- Publication number
- JPH0420215B2 JPH0420215B2 JP57144306A JP14430682A JPH0420215B2 JP H0420215 B2 JPH0420215 B2 JP H0420215B2 JP 57144306 A JP57144306 A JP 57144306A JP 14430682 A JP14430682 A JP 14430682A JP H0420215 B2 JPH0420215 B2 JP H0420215B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- trigger
- storage device
- internal storage
- input signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はトレーサ（状態履歴装置）に関する。
従来、この種のトレーサにおいては、トリガ発
生回路が第１図に示すように入力信号１００−ｉ
（ｉ＝１，…，ｌ）と、トルー（TRUE）トリガ
指示信号１０１−ｉ（ｉ＝１，…ｌ）と、コンプ
リメント（COMPLEMENT）トリガ指示信号１
０２−ｉ（ｉ＝１，…，ｌ）と、トリガ無効指示
信号１０３−ｉ（ｉ＝１，…，ｌ）とを入力する
アンドゲート１−ｉ，２−ｉ，４（ｉ＝１，…，
ｌ）とオアゲート３−ｉ（ｉ＝１，…，ｌ）から
構成され、複数の入力信号の各トリガ指示信号に
よる組合せ条件を取つて、格納停止トリガ信号１
０７を発生させていたため、１つあるいは複数の
入力信号をあるクロツク数遅らせた信号と、他の
信号との組合せを取つてトリガを発生させること
ができないという欠点があつた。
生回路が第１図に示すように入力信号１００−ｉ
（ｉ＝１，…，ｌ）と、トルー（TRUE）トリガ
指示信号１０１−ｉ（ｉ＝１，…ｌ）と、コンプ
リメント（COMPLEMENT）トリガ指示信号１
０２−ｉ（ｉ＝１，…，ｌ）と、トリガ無効指示
信号１０３−ｉ（ｉ＝１，…，ｌ）とを入力する
アンドゲート１−ｉ，２−ｉ，４（ｉ＝１，…，
ｌ）とオアゲート３−ｉ（ｉ＝１，…，ｌ）から
構成され、複数の入力信号の各トリガ指示信号に
よる組合せ条件を取つて、格納停止トリガ信号１
０７を発生させていたため、１つあるいは複数の
入力信号をあるクロツク数遅らせた信号と、他の
信号との組合せを取つてトリガを発生させること
ができないという欠点があつた。
発明の目的
本発明の目的は、外部から与えられるクロツク
によるｎクロツク分の遅れを複数のトリガ入力信
号による組合せ条件をとつた後の信号にもたせ、
前記遅れをもたされた信号と遅れをもたされてい
ない他のトリガ入力信号との組合せ条件をとつ
て、格納停止トリガを発生することにより前記欠
点を除去した装置を提供することにある。
によるｎクロツク分の遅れを複数のトリガ入力信
号による組合せ条件をとつた後の信号にもたせ、
前記遅れをもたされた信号と遅れをもたされてい
ない他のトリガ入力信号との組合せ条件をとつ
て、格納停止トリガを発生することにより前記欠
点を除去した装置を提供することにある。
本発明によると複数の入力信号をあらかじめ設
定された周期で内部記憶装置に格納するとともに
前記内部記憶装置のアドレスを更新する手段と、 外部から与えられるクロツクによるｎクロツク
分の遅れを複数のトリガ用入力信号によるあらか
じめ設定された組合せ条件を取つた後の信号にも
たせる手段と、前記遅れをもたされた信号と遅れ
をもたされていない他の１つあるいは複数のトリ
ガ用入力信号とのあらかじめ設定された組合せ条
件を取つて格納停止トリガを発生する手段と、前
記格納停止トリガが発生してからあらかじめ設定
された周期分だけ入力信号を内部記憶装置に格納
後に格納を停止する手段と、格納停止後前記内部
記憶装置に格納してあるデータを出力する手段を
含むことを特徴とするトレーサが得られる。
定された周期で内部記憶装置に格納するとともに
前記内部記憶装置のアドレスを更新する手段と、 外部から与えられるクロツクによるｎクロツク
分の遅れを複数のトリガ用入力信号によるあらか
じめ設定された組合せ条件を取つた後の信号にも
たせる手段と、前記遅れをもたされた信号と遅れ
をもたされていない他の１つあるいは複数のトリ
ガ用入力信号とのあらかじめ設定された組合せ条
件を取つて格納停止トリガを発生する手段と、前
記格納停止トリガが発生してからあらかじめ設定
された周期分だけ入力信号を内部記憶装置に格納
後に格納を停止する手段と、格納停止後前記内部
記憶装置に格納してあるデータを出力する手段を
含むことを特徴とするトレーサが得られる。
次に本発明について図面を参照して詳細に説明
する。
する。
本発明の第一の実施例を示す第２図において、
本発明のトレーサは、格納停止トリガ発生回路５
と、内部記憶装置６，７と、表示装置８と、内部
記憶装置６，７のアドレスを与えるカウンタ９，
１１と、格納停止トリガ発生後に実際に内部記憶
装置６への入力信号１００の格納を停止するため
の信号を出力するカウンタ１０と、内部記憶装置
６への格納中を表示するフリツプフロツプ１５
と、カウンタ１０の更新を指示するフリツプフロ
ツプ１６と、内部記憶装置６から７へのデータの
移送中を表示するフリツプフロツプ１７と、アン
ドゲート１２，１３，１８と、オアゲート１４
と、遅延回路１９，２０，２１とで構成され、１
１５は入力信号１００のサンプルタイミング与え
るクロツク信号、１１６は表示装置制御用クロツ
ク、１１７はこのトレーサを有効とする外部から
のスイツチパルス信号である。
本発明のトレーサは、格納停止トリガ発生回路５
と、内部記憶装置６，７と、表示装置８と、内部
記憶装置６，７のアドレスを与えるカウンタ９，
１１と、格納停止トリガ発生後に実際に内部記憶
装置６への入力信号１００の格納を停止するため
の信号を出力するカウンタ１０と、内部記憶装置
６への格納中を表示するフリツプフロツプ１５
と、カウンタ１０の更新を指示するフリツプフロ
ツプ１６と、内部記憶装置６から７へのデータの
移送中を表示するフリツプフロツプ１７と、アン
ドゲート１２，１３，１８と、オアゲート１４
と、遅延回路１９，２０，２１とで構成され、１
１５は入力信号１００のサンプルタイミング与え
るクロツク信号、１１６は表示装置制御用クロツ
ク、１１７はこのトレーサを有効とする外部から
のスイツチパルス信号である。
第３図は、格納停止トリガ発生回路５の一例の
詳細回路図の一部であり、外部から与えられるク
ロツク信号１０９によりデイレイ信号を作り出す
デイレイフリツプフロツプ２３−１，…，２３−
ｎと、デイレイクロツク数を指示する信号１０８
をデコードするデコーダ２５と、アンドゲート１
−ｉ，２−ｉ，２４−０，…２４−ｎ（ｉ＝１，
…，ｋ）と、オアゲート３−１，２２−ｉ（ｉ＝
１，…，ｋ）とから構成される。
詳細回路図の一部であり、外部から与えられるク
ロツク信号１０９によりデイレイ信号を作り出す
デイレイフリツプフロツプ２３−１，…，２３−
ｎと、デイレイクロツク数を指示する信号１０８
をデコードするデコーダ２５と、アンドゲート１
−ｉ，２−ｉ，２４−０，…２４−ｎ（ｉ＝１，
…，ｋ）と、オアゲート３−１，２２−ｉ（ｉ＝
１，…，ｋ）とから構成される。
第４図は、格納停止トリガ発生回路５の一例の
詳細路図の残りの部分であり、組合せ条件をとつ
た後の信号に外部から指示されたデイレイを付与
された信号１０６一１とデイレイを付与されてい
ない入力信号１０６−ｋ＋１，…１０６−ｌの条
件をとるアンドゲート１−ｋ＋１，…，１−ｌ
と、オアゲード３−ｋ＋１，…，３−ｌと、アン
ドゲート４とから構成される。
詳細路図の残りの部分であり、組合せ条件をとつ
た後の信号に外部から指示されたデイレイを付与
された信号１０６一１とデイレイを付与されてい
ない入力信号１０６−ｋ＋１，…１０６−ｌの条
件をとるアンドゲート１−ｋ＋１，…，１−ｌ
と、オアゲード３−ｋ＋１，…，３−ｌと、アン
ドゲート４とから構成される。
次に第２図〜第５図を使用して本発明のトレー
サの動作を説明する。
サの動作を説明する。
まず、トリガが発生してから幾らの周期のデー
タを記憶するかを外部からスイツチ等で設定し、
その出力が信号１１４となる。次に何クロツクの
デイレイを信号にもたせるかの指定を外部からス
イツチ等で設定し、その出力が信号１０８とな
る。その後、トレーサを有効状態にする指示がス
イツチ等により指定され、その出力が信号１１７
上にパルスとして入力されてくると、カウンタ１
０に信号１１４がセツトされるとともにフリツプ
フロツプ１５がセツトされ、フリツプフロツプ１
５の出力が“１”となると、アンドゲート１２で
クロツク１１５とアンドがとられ、その出力信号
１２１が内部記憶装置６の書込み指示信号として
使用され、入力信号１００をカンウンタ９が指示
するアドレスに書込む。また、信号１２１はオア
ゲート１４、遅延回路１９を経て、カウンタ９を
更新する。上記のようにして、クロツク毎に入力
信号を内部記憶装置６に書込む。格納停止条件を
回路５で検出すると、信号１０７が“１”となつ
てフリツプフロツプ１６をセツトし、クロツク信
号１１５とアンドゲート１８でアンドがとられ、
遅延回路２１を経てカウンタ１０を更新する。カ
ウンタ１０がオーバーフローすると、信号１１８
が“１”となつて、フリツプフロツプ１５，１６
およびカウンタ９，１０，１１をリセツトすると
ともに、フリツプフロツプ１７をセツトして、内
部記憶装置６から７へのデータの移送を開始す
る。このときには、クロツク信号１１６とフリツ
プフロツプ１７の出力信号１２８のアンドがアン
ドゲート１３でとられ、その出力信号１２２を内
部記憶装置７の書込み指示信号として使用すると
ともに、オアゲート１４、遅延回路１９を経てカ
ウンタ９を更新する。また、クロツク信号１１６
は、遅延回路２０を経てカウンタ１１を更新す
る。移送が終了するとカウンタ１１のオーバーフ
ロー出力信号１２９が“１”となつて、フリツプ
フロツプ１７がリセツトされる。その後、表示装
置８と内部記憶装置７とはクロツク信号１１６に
よりスキヤンしながら表示を行う。
タを記憶するかを外部からスイツチ等で設定し、
その出力が信号１１４となる。次に何クロツクの
デイレイを信号にもたせるかの指定を外部からス
イツチ等で設定し、その出力が信号１０８とな
る。その後、トレーサを有効状態にする指示がス
イツチ等により指定され、その出力が信号１１７
上にパルスとして入力されてくると、カウンタ１
０に信号１１４がセツトされるとともにフリツプ
フロツプ１５がセツトされ、フリツプフロツプ１
５の出力が“１”となると、アンドゲート１２で
クロツク１１５とアンドがとられ、その出力信号
１２１が内部記憶装置６の書込み指示信号として
使用され、入力信号１００をカンウンタ９が指示
するアドレスに書込む。また、信号１２１はオア
ゲート１４、遅延回路１９を経て、カウンタ９を
更新する。上記のようにして、クロツク毎に入力
信号を内部記憶装置６に書込む。格納停止条件を
回路５で検出すると、信号１０７が“１”となつ
てフリツプフロツプ１６をセツトし、クロツク信
号１１５とアンドゲート１８でアンドがとられ、
遅延回路２１を経てカウンタ１０を更新する。カ
ウンタ１０がオーバーフローすると、信号１１８
が“１”となつて、フリツプフロツプ１５，１６
およびカウンタ９，１０，１１をリセツトすると
ともに、フリツプフロツプ１７をセツトして、内
部記憶装置６から７へのデータの移送を開始す
る。このときには、クロツク信号１１６とフリツ
プフロツプ１７の出力信号１２８のアンドがアン
ドゲート１３でとられ、その出力信号１２２を内
部記憶装置７の書込み指示信号として使用すると
ともに、オアゲート１４、遅延回路１９を経てカ
ウンタ９を更新する。また、クロツク信号１１６
は、遅延回路２０を経てカウンタ１１を更新す
る。移送が終了するとカウンタ１１のオーバーフ
ロー出力信号１２９が“１”となつて、フリツプ
フロツプ１７がリセツトされる。その後、表示装
置８と内部記憶装置７とはクロツク信号１１６に
よりスキヤンしながら表示を行う。
格納停止トリガ発生回路の動作としては第３図
の入力信号１００−１，１００−２の信号の組合
せ条件をとつた後の信号にデイレイをもたせるも
のとして説明する。入力信号１００−ｉ（ｉ＝１，
…，ｌ）が“１”のときは、トルートリガ指示信
号１００−ｉ（ｉ＝１，…，ｌ）が“１”のとき
に、アンドゲート１−ｉ（ｉ＝１，…，ｌ）の出
力が“１”となり、入力信号１００−ｉ（ｉ＝１，
…ｌ）が“０”のときはコンプリメントトリガ指
示信号１０２−ｉ（ｉ＝１，…，ｌ）が“１”の
ときに、アンドゲート２−ｉ（ｉ＝１，…，ｌ）
の出力が“１”となり、トリガ無効指示信号１０
３−ｉ（ｉ＝１，…，ｌ）が“１”のときには、
オアゲート２２−ｉ（ｉ＝１，…，ｌ）の出力が
常に“１”となる。
の入力信号１００−１，１００−２の信号の組合
せ条件をとつた後の信号にデイレイをもたせるも
のとして説明する。入力信号１００−ｉ（ｉ＝１，
…，ｌ）が“１”のときは、トルートリガ指示信
号１００−ｉ（ｉ＝１，…，ｌ）が“１”のとき
に、アンドゲート１−ｉ（ｉ＝１，…，ｌ）の出
力が“１”となり、入力信号１００−ｉ（ｉ＝１，
…ｌ）が“０”のときはコンプリメントトリガ指
示信号１０２−ｉ（ｉ＝１，…，ｌ）が“１”の
ときに、アンドゲート２−ｉ（ｉ＝１，…，ｌ）
の出力が“１”となり、トリガ無効指示信号１０
３−ｉ（ｉ＝１，…，ｌ）が“１”のときには、
オアゲート２２−ｉ（ｉ＝１，…，ｌ）の出力が
常に“１”となる。
いま、第５図において、Ａ，Ｂ，Ｃ，Ｄの信号
がクロツクＥに同期して変化しているような入力
信号を考えると、Ａの信号が１であり、かつＢの
信号が“１”となつてから３クロツク後に（Ｃ，
Ｄ）＝（１，１）となる時にトリガを発生させたい
時には、第３図で信号１０９にクロツクＥを入力
し、入力信号１００−１にＡの信号を、入力信号
１００−２にＢの信号を入力し、第４図で入力信
号１００−３，１００−４にそれぞれＣ，Ｄの信
号を入力し、信号１０８で３を指示し、１０１−
１，１０１−２，１０１−３，１０１−４，１０
３−５〜ｎを“１”とするように指示すると、フ
リツプフリツプ２３−３が“１”となつた時に信
号１０６−１が“１”となり、このとき（Ｃ，
Ｄ）＝（１，１）であればアンドゲート４でアンド
条供が成立して、トリガ信号１０７が“１”とな
る。
がクロツクＥに同期して変化しているような入力
信号を考えると、Ａの信号が１であり、かつＢの
信号が“１”となつてから３クロツク後に（Ｃ，
Ｄ）＝（１，１）となる時にトリガを発生させたい
時には、第３図で信号１０９にクロツクＥを入力
し、入力信号１００−１にＡの信号を、入力信号
１００−２にＢの信号を入力し、第４図で入力信
号１００−３，１００−４にそれぞれＣ，Ｄの信
号を入力し、信号１０８で３を指示し、１０１−
１，１０１−２，１０１−３，１０１−４，１０
３−５〜ｎを“１”とするように指示すると、フ
リツプフリツプ２３−３が“１”となつた時に信
号１０６−１が“１”となり、このとき（Ｃ，
Ｄ）＝（１，１）であればアンドゲート４でアンド
条供が成立して、トリガ信号１０７が“１”とな
る。
本発明には以上説明したように、複数の入力信
号による組合せ条件をとつた後の信号を外部クロ
ツクのｎ倍のデイレイをもたせた後、他の入力信
号との組合せ条件により、格納停止トリガを発生
させることにより、従来では困難であつた複雑な
条件によるトリガを与えることが可能となり、ト
レーサとしての機能がより充実するという効果が
ある。
号による組合せ条件をとつた後の信号を外部クロ
ツクのｎ倍のデイレイをもたせた後、他の入力信
号との組合せ条件により、格納停止トリガを発生
させることにより、従来では困難であつた複雑な
条件によるトリガを与えることが可能となり、ト
レーサとしての機能がより充実するという効果が
ある。
第１図は従来のトレーサのトリガ発生回路図、
第２図は本発明の一実施例を示すブロツク回路
図、第３図、第４図は第２図の格納停止トリガ発
生回路の一例の詳細図、第５図はその説明用のタ
イムチヤート例である。 １−１，…，１−ｌ，２−１，…２−ｌ，４，
１２，１３，１８……アンドゲート、３−１，
…，３−ｌ，１４……オアゲート、６，７……内
部記憶装置、８……表示装置、９，１０，１１…
…カウンタ、１５，１６，１７……フリツプフロ
ツプ、１９，２０，２１……遅延回路、２５……
デコーダ。
第２図は本発明の一実施例を示すブロツク回路
図、第３図、第４図は第２図の格納停止トリガ発
生回路の一例の詳細図、第５図はその説明用のタ
イムチヤート例である。 １−１，…，１−ｌ，２−１，…２−ｌ，４，
１２，１３，１８……アンドゲート、３−１，
…，３−ｌ，１４……オアゲート、６，７……内
部記憶装置、８……表示装置、９，１０，１１…
…カウンタ、１５，１６，１７……フリツプフロ
ツプ、１９，２０，２１……遅延回路、２５……
デコーダ。
Claims (1)
- １ 複数の入力信号をあらかじめ設定された周期
で内部記憶装置に格納するとともに前記内部記憶
装置のアドレスを更新する手段と、外部から与え
られるクロツクによるｎクロツク分の遅れを複数
のトリガ用入力信号によるあらかじめ設定された
組合せ条件を取つた後の信号にもたせる手段と、
前記遅れをもたされた信号と遅れをもたされてい
ない他の１つあるいは複数のトリガ用入力信号と
のあらかじめ設定された組合せ条件を取つて格納
停止トリガを発生する手段と、前記格納停止トリ
ガが発生してからあらかじめ設定された周期分だ
け入力信号を内部記憶装置に格納後に格納を停止
する手段と、格納停止後前記内部記憶装置に格納
してあるデータを出力する手段を含むことを特徴
とするトレーサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144306A JPS5935248A (ja) | 1982-08-20 | 1982-08-20 | トレ−サ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144306A JPS5935248A (ja) | 1982-08-20 | 1982-08-20 | トレ−サ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5935248A JPS5935248A (ja) | 1984-02-25 |
| JPH0420215B2 true JPH0420215B2 (ja) | 1992-04-02 |
Family
ID=15359007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57144306A Granted JPS5935248A (ja) | 1982-08-20 | 1982-08-20 | トレ−サ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5935248A (ja) |
-
1982
- 1982-08-20 JP JP57144306A patent/JPS5935248A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5935248A (ja) | 1984-02-25 |
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