JPH0420497B2 - - Google Patents
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- JPH0420497B2 JPH0420497B2 JP58503053A JP50305383A JPH0420497B2 JP H0420497 B2 JPH0420497 B2 JP H0420497B2 JP 58503053 A JP58503053 A JP 58503053A JP 50305383 A JP50305383 A JP 50305383A JP H0420497 B2 JPH0420497 B2 JP H0420497B2
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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Description
請求の範囲
１ ホストプロセツサと周辺装置との間でデータ
転送を行う直接メモリアクセス・インターフエイ
ス装置であつて、該ホストプロセツサは信号伝送
のために情報バスに接続可能であり、該周辺装置
はデータバスとアドレスバスにより相互接続され
たメモリと周辺プロセツサを有している直接メモ
リアクセス・インターフエイス装置において、 該情報バスとデータバスとの間で転送されるデ
ータを蓄積するバツフア手段： 該アドレスバスと該データバスとに接続された
インターフエイス制御器であつて、該周辺プロセ
ツサから該データバス上に発生されそして該周辺
プロセツサから該アドレスバス上に発生された制
御器アドレス信号によつて選択された該インター
フエイス制御器内のレジスタに該データバス上か
ら書き込まれた初期メモリアドレス信号に応答し
て転送データの蓄積されるメモリ位置を表すメモ
リ・アドレス信号を該アドレスバス上に発生する
インターフエイス制御器： および 該ホストプロセツサからの制御器アドレス信号
を該データバスから該アドレスバスへと転送する
アクセス手段とからなる直接メモリアクセス・イ
ンターフエイス装置。 ２ 請求の範囲第１項に記載の装置において、該
ホストプロセツサからの制御信号に応答して該周
辺プロセツサが該データバスとアドレスバス上に
信号を発生することを禁止する制御信号を発生す
る状態手段をさらに含む直接メモリアクセス・イ
ンターフエイス装置。 ３ 請求の範囲第２項に記載の装置において、該
インターフエイス制御器はメモリアドレス信号の
一部を該アドレスバス上にそして残りのメモリア
ドレス信号を該データバス上に発生する直接メモ
リアクセス制御手段およびデータバス上の該残り
のメモリアドレスを該アドレスバスに転送するレ
ジスタ手段とを含む直接メモリアクセス・インタ
ーフエイス装置。 ４ 請求の範囲第３項に記載の装置において、該
バツフア手段は該情報バスからのデータを該デー
タバスへと転送する第１のバツフア手段と該デー
タバスからのデータを該情報バスへと転送する第
２のバツフア手段とからなる直接メモリアクセ
ス・インターフエイス装置。 技術分野 本発明は直接メモリアクセス（DMA）信号処
理に関し、特にホストプロセツサとこれに付随す
る周辺装置との間でデータを転送するインターフ
エイス装置に関する。 発明の背景 直接メモリアクセス（DMA）信号処理は、情
報伝送システムにおいて、１つ又はそれ以上の信
号伝送源から受信される情報すなわちデータを、
プロセツサによつて直接アクセス可能なランダム
アクセスメモリに蓄える方法として公知である。
DMA回路の目的は、受信されたデータに対し最
小のプロセツサ時間によつて高速のメモリアクセ
スを実現しようとするものである。DMA回路は
１つ又はそれ以上のデータ源からデータを受信
し、プロセツサによつて指定されたメモリ位置に
データを蓄える。 ホストプロセツサと遠隔データセンサ位置との
間でのデータ伝送のためにデータリンクが用いら
れるデータ通信チヤネルのような典型的な情報転
送システムでは、マイクロプロセツサ制御形の直
接メモリアクセスインターフエイス装置がホスト
プロセツサ及びデータリンクの両方から受信され
るデータブロツクをランダムアクセスメモリに一
時的に蓄え、データブロツクの全体が受信し終つ
た後で、他の装置へ送信する。これは、２つの装
置が異る転送速度を持つ場合、あるいは異つたデ
ータプロトコルレベルを持つ場合等のインターフ
エイスの働きをする。通常、インターフエイス装
置は、ホストプロセツサとデータリンクの間のデ
ータ転送を制御するために、プログラム制御形マ
イクロプロセツサとこれに付随するプログラムメ
モリとを持つ周辺装置を含んでいる。 しかし、従来技術においては、ホストプロセツ
サもデータリンクも、マイクロプロセツサのプロ
グラムを変更、修正したりあるいは書きかえるた
めに周辺装置のプログラムメモリにアクセスを行
うことができない。プログラムの一部はランダム
アクセスメモリに蓄えることができるが、復旧や
ブートストラツプルーチンを含む少くとも一部の
部分は読出し専用メモリのような永久形のメモリ
に蓄えねばならない。 ２つのメモリ形による経費の問題の他に、永久
形のメモリには別の問題がある。何らかの理由で
マイクロプロセツサのプログラムを変更する度
に、永久形メモリは取り替えるか物理的に修正し
なければならない。例えば通信使用料金情報を遠
隔の料金計算センタに送る遠隔通信交換システム
のように、極めて多数のインターフエイス装置が
用いられる場合には、国にまたがるような大きな
交換システム内の永久プログラムメモリの取替え
又は修正に必要な保守要員の経費は膨大となる。
よつて、ランダムアクセスメモリにマイクロプロ
セツサプログラムを書込むためにホストプロセツ
サによつて直接アクセスが可能であるような直接
メモリアクセスインターフエイス装置が極めて望
ましい。 発明の要約 ホストプロセツサが周辺プロセツサのプグラム
メモリにアクセスできるようなメモリアクセスイ
ンターフエイス装置により、上記の問題が解決さ
れるとともに、技術の発展がもたらされた。周辺
装置のメモリはデータ部とプログラム部とから成
る。データ転送装置は周辺プロセツサからの制御
信号に応動してデータ部のメモリアドレスを生成
し、またホストプロセツサからの制御信号に応動
してメモリのプログラム部のメモリアドレスを発
生する。 本発明に従えば、ホストプロセツサは周辺プロ
セツサのためのプログラムを提供することがで
き、これによつて、周辺プロセツサのブートスト
ラツププログラムを蓄えるための永久的な読出し
専用メモリが不必要になるという利点がある。 本発明の一実施例に従えば、インターフエイス
は、ホストプロセツサとメモリとの間で転送され
るデータを蓄えるためのバツフア装置と、バツフ
ア装置、周辺プロセツサ及びメモリを相互接続し
ているデータバスに接続された制御器とを含んで
おり、また制御装置は周辺装置とメモリを接続し
ているアドレスバスにも接続されている。制御器
は、ホストプロセツサからの制御信号に応動して
データバスからアドレスバスに情報を転送する転
送装置を含んでおり、また制御器はアドレスバス
上のアドレスに応動して、データバスに現れる情
報を蓄える。この構成によれば、初期メモリアド
レスとプログラム語数がインターフエイス装置に
供給され、次いで複数個のプログラム語から成る
周辺プロセツサプログラムが周辺装置メモリのプ
ログラム部に転送される。 本発明の１つの特徴に従えば、ホストプロセツ
サからの制御信号に応動して制御器及び転送装置
を選択的に制御し、また周辺プロセツサの動作を
選択的に禁止するための状態レジスタ手段が含ま
れている。 【図面の簡単な説明】 本発明は以下の詳細な説明を、次に示す図面を
参照して読むことによつてより良く理解されるで
あろう。 第１図はホストプロセツサと遠隔データセンタ
との間でデータを伝送するために、データリンク
及びインターフエイス装置を持つたデータ通信チ
ヤネルのブロツク図であり、第２図はホストプロ
セツサの直列Ｉ／０チヤネルと、近傍にあるデー
タリンクのデータセツトとの間でデータを転送す
るためのインターフエイス装置のブロツク図であ
り、第３図はインターフエイス装置の直並列変換
器、状態レジスタ、及び指令デコーダを含む部分
と、これらの相互接続とを詳細に示すブロツク図
であり、第４図は、インターフエイス制御器の制
御の下で、情報バスとデータメモリとの間でデー
タ転送を行うためのインターフエイス装置の他の
部分の詳細なブロツク図であり、第５図は指令デ
コーダの真理値表の一例を示し、第６図はインタ
ーフエイス装置のモードを制御するための状態レ
ジスタの詳細なブロツク図であり、第７図は状態
レジスタのフリツプフロツプの状態とインターフ
エイス装置のモードとの関係を示す真理値表であ
り、第８図はデータメモリとの間でのデータ流を
制御するためのインターフエイス制御器の詳細な
ブロツク図であり、第９図はインターフエイス制
御器アドレス信号をデータバスからアドレスバス
に転送するためのホストアクセスバツフアの詳細
なブロツク図であり、第１０図はホストプロセツ
サとデータリンクの近端データセツトとの間のデ
ータ流を示す図である。 詳細な説明 本発明を用いたデータ通信システムの一般的構
成が第１図のブロツク図に示されており、ホスト
プロセツサ１０１と遠隔データセンタ１０２との
間で、データリンク１００及びインターフエイス
装置１０３を介してのデータ伝送を行う典型的な
データ通信チヤネルを示している。データリンク
１００は、ホストプロセツサ及びデータセンタの
間でデータを送信し受信する典型的な伝送設備１
０７の両端にデータセツト１０５及び１０６を含
んでいる。インターフエイス装置１０３はホスト
プロセツサのＩ／０チヤネル１０４とデータセツ
ト１０５との間でデータを伝送する。 第１図に示したようにホストプロセツサ１０１
は、たとえば、Western Electric Company，
Incorporatedで製造されているNo.２ Ｂ ESSで
用いられている3Aプロセツサのような典型的な
プロセツサである。このプロセツサについては、
Bell System Technical Joural誌の1976年２
月のVol.55、No.２に詳しく述べられている。 遠隔データセンタは、たとえば、ホストプロセ
ツサ１０１からの電話使用料情報を集める料金計
算センタのような、任意のデータ処理システムで
ある。 インターフエイス装置１０３は、Ｉ／０チヤネ
ル１０４とデータセツト１０５との間でデータを
伝送するための周辺装置及び周辺装置制御器から
なる。第２図はマイクロプロセツサ制御形インタ
ーフエイス装置１０３のブロツク図を示してお
り、周辺装置２１２及び周辺装置制御器２１３を
含んでいる。この周辺装置制御器は、直列Ｉ／０
チヤネル１０４と通信を行うための直並列変換器
２００、インターフエイス装置のモードを制御す
るための状態レジスタ２０１、ホストプロセツサ
からの命令を復号するための指令デコーダ２０
２、情報バス２５０とデータバス２５１との間で
転送されるデータを一時的に蓄えるための入力及
び出力バツフアレジスタ２０３及び２０４、及び
インターフエイス制御器２０５を含んでいる。周
辺装置はインターフエイス制御器２０６、プログ
ラム・データメモリ２０７、マイクロプロセツサ
２０８、アドレスデコーダ２０９、及び汎用同
期・非同期送受信器（USART）２１０を含んで
おり、これらはすべてデータバス２５１及びアド
レスバス２５２によつて接続されている。さら
に、図面を簡単にするために図には示していない
種々のリードがあり、後述するように、インター
フエイス装置内の装置間を接続して種々の制御信
号を伝達している。USARTに接続されているイ
ンターフエイス回路２１１は、USARTの論理電
圧レベルを、例えば、Electronics Industry
Association（EIA）の標準RS232及びRS449のよ
うな標準の電圧レベルに変換する。この電圧レベ
ル変換を行うことにより、ユーザはインターフエ
イス装置１０３を、データセツト１０５及び１０
６にような、公知の、市販されているモデムに接
続することができる。インターフエイス装置１０
３はさらに、例えばパリテイ及びタイミング回路
のようなその他の装置を含んでいるが、これら
は、図面を簡単にするために、図示されていな
い。 第３図及び第４図は、インターフエイス装置の
２つの部分をより詳細に示すブロツク図である。
第３図には、直並列変換器２００、状態レジスタ
２０１、指令デコーダ２０２が含まれており、こ
れらは情報バス２５０で相互に接続されている。
図示したように、種々の制御機能のための、その
他のリードも含まれている。第４図は16ビツトの
Ｄ型フリツプフロツプから成る入力及び出力バツ
フア２０３及び２０４と、インターフエイス制御
器２０５と、プログラム・データメモリ２０７
と、アドレスデコーダ２０９と、これらの間の相
互接続とを示している。 直並列変換器２００は公知の直列入力並列出
力、及び並列入力直列出力の素子であり、ホスト
プロセツサのＩ／０チヤネルからの直列データを
情報バス２５０上の並列フオーマツトに変換す
る。同様に、情報バス２５０の並列フオーマツト
になつているデータを、ホストプロセツサに伝送
するための直列フオーマツトに変換する。この変
換器は上記の機能を達成するために、公知のケー
ブル受信器及び駆動器、及びシフトレジスタ及び
これに関連するタイミング回路を含んでいる。タ
イミング回路は、到来する信号の変位からクロツ
ク信号を発生し、情報の転送制御と、指令デコー
ダのようなインターフエイス装置内の装置のシー
ケンス制御を行う。 ホストプロセツサ１０１からの情報は、入力及
び出力バツフアレジスタ２０３及び２０４、及び
状態レジスタ２０１を読出し、また書込むための
命令を含んでいる。これらの命令は、情報バス２
５０に接続された指令デコーダ２０２によつて解
釈される。たとえば、ホストプロセツサは２つの
命令、平常及び保守、を含んでおり、これらは直
列ビツト流としてインターフエイス装置に送られ
る。この直列ビツト流は21ビツトの語からなり、
この語の後には、ホストプロセツサが応答を検出
するまでゼロが続く。この21ビツト語は３ビツト
のスタートコードSC2−SC0，16ビツトのデータ
I15−I00、及び２ビツトのパリテイを含んでい
る。スタートコードは２つの値の一方を表わし、
これはホストプロセツサの命令の２つの形式の１
つに対応している。ホストプロセツサ命令の各々
について、プログラム制御形インターフエイス装
置１０３は、21ビツトの情報を送ることで応答す
る。その後でゼロの列を送出するが、これはホス
トプロセツサがゼロを送るのを停止するまで続け
られる。 パケツトすなわちデータ語のブロツクがデータ
書込み命令及びデータ読出し命令を用いてインタ
ーフエイス装置との間で伝送される。平常スター
トコードを持つデータ書込み命令は、パケツト記
述子、すなわち16ビツトのデータを入力バツフア
レジスタ２０３に書込むのに用いられる。パケツ
ト記述子は、データパケツトの大きさ、すなわち
パケツト内の16ビツトのデータ語の数をマイクロ
プロセツサ２０８に知らせる。データ中の選択さ
れたビツト及び保守命令を用いているデータ読出
し命令は、パケツト記述子又はデータを出力バツ
フアレジスタ２０４から読出すのに用いられる。
指令デコーダ２０２は、スタートコード内の選択
されたビツトSC2及びデータ内のビツトI15，I14
を調べ、書込み動作の時にはIRW又はSWリード
を付勢して、情報バス上のデータI15−I00をそれ
ぞれ入力バツフア２０３又は状態レジスタ２０１
へ書込ませる。同様にデコーダはORR又はSRリ
ードを付勢して、それぞれ出力バツフア２０４又
は状態レジスタ２０１のデータを情報バス２５０
へ読出す。 第５図は指令デコーダ２０２の真理値表の一例
である。この表は指令デコーダがIRW，SW，
SR及びORRリードの１つを付勢するために、選
択されたスタートコード及びデータビツトのどの
組合せが必要であるかを示している。たとえば、
スタートコードのビツトSC2が論理０であれば、
デコーダはデータビツトI15及びI14の値にかかわ
らずIRWリードを付勢する。SC2ビツトが論理１
であると、デコーダは、データビツトI15及びI14
の値に応じてSW，SR又はORRリードの１つを
付勢する。さらに、指令デコーダ２０２はスター
トコードビツトSCOに応動してタイミング信号
列を発生し、変換器２００と、レジスタ２０１，
２０３及び２０４と、直並列変換器及び状態レジ
スタ、入力バツフアレジスタ、又は出力バツフア
レジスタの間でデータ伝送を行うための制御器２
０５に印加する。当業者は、このようなタイミン
グ信号を発生する指令デコーダを容易に設計でき
るため、図面を簡単にするために図示されておら
ず、またこれ以上の説明も不要である。 状態レジスタ２０１は、インターフエイス装置
１０３のモードすなわち状態を制御するととも
に、装置内で実行される種々の動作を制御する。
たとえば、情報バスからの選択されたビツトI4−
I3はSWリードが付勢された時に状態レジスタに
読込まれ、PDMA又はLPM出力リードのいずれ
か又は両方を付勢する。同様に、状態レジスタの
内容は、SRリードが付勢された時に読出されて
ホストプロセツサに送られる。状態レジスタ２０
１のPDMA及びLPMビツトの詳細なブロツク図
は第６図に示されている。前述のように、状態レ
ジスタは、たとえば、ホストプロセツサへ送るべ
きデータパケツトの準備が完了したことや、ある
いは誤り状態が発生したことを示すための、他の
ビツトも含んでいる。上述の２ビツトの状態レジ
スタは、Ｄ型フリツプフロツプ６００及び６０
１、及び３状態駆動器６０２及び６０３を含んで
おり、これらは公知のもので市販されている。情
報バスのI3及びI4びつとが、それぞれ導体６５０
及び６５１を介してフリツプフロツプ６００及び
６０１のＤ入力端子に接続されている。一方各フ
リツプフロツプのCLK入力端子はデコーダ２０
２からのSWリードに接続されている。SWリー
ドが付勢されると、情報バスのI3及びI4ビツト上
のデータがそれぞれPDMA及びLPMフリツプフ
ロツプに読込まれる。各フリツプフロツプのＱ出
力端子に現れる内容は高及び低レベル論理信号で
あり、PDMA及びLPMリードの一方又は両方を
付勢する。さらに、PDMA及びLPMフリツプフ
ロツプのＱ出力端子は、それぞれ３状態駆動器６
０２及び６０３の入力端子にも接続されている。
SRリードが付勢されると、駆動器６０２及び６
０３が付勢され、PDMA及びLPMフリツプフロ
ツプの内容が情報バスのI3及びI4ビツトに印加さ
れる。駆動器６０２及び６０３は、消勢される
と、高インピーダンス状態になり、I3及びI4リー
ド上のデータをPDMA及びLPMフリツプフロツ
プに書込むことが可能となる。 前述のように、状態レジスタの内容がインター
フエイス装置１０３の状態を制御する。たとえ
ば、PDMA及びLPMフリツプフロツプの各々の
内容がともに論理レベル１であると、インターフ
エイス装置は下降書込み準備モードにある。
PDMA及びLPMフリツプフロツプの各々が論理
レベル０であると、インターフエイス装置は平常
モードにある。PDMAが論理レベル０で、LPM
フリツプフロツプが論理レベル１であると、装置
は下降書込みモードにある。このPDMA及び
LPMフリツプフロツプの内容とインターフエイ
ス装置のモードの関係は第７図の真理値表に示さ
れている。 第４図において、情報バス２５０上のデータ
は、IRWリードがホストプロセツサからの入力
レジスタ書込み命令に応動して付勢された時に入
力バツフアレジスタに書込まれる。付勢された
IRWリードは信号を入力レジスタのCLK入力端
子に印加し、情報バス上のデータを入力バツフア
レジスタに取込む。インターフエイス装置が平常
及び下降書込みモードにあると、付勢された
IRWリードにより、制御器２０５はIRRリード
も付勢し、この結果入力レジスタの内容がデータ
バス２５１に読出される。制御器２０５の制御の
もとで、データは次にデータメモリ２０７に書込
まれる。 一例として、インターフエイス制御器２０５か
らのIRRリードが付勢されると、信号が論理オア
ゲート４００及び４０１を介してそれぞれ入力バ
ツフアレジスタのOENH及びOENL端末に印加
され、バツフアレジスタの内容全体がデータバス
２５１に出力される。インターフエイス装置が下
降書込み準備モードにあると、PDMAリードが
付勢されて入力レジスタのデータの一部、すなわ
ちデータの高位バイトがデータバス２５１に読出
される。PDMAリードが付勢されている時にの
み、論理オアゲート４００を介してOENH端子
４５１に信号が印加され、入力バツフアレジスタ
内のデータの高位バイトがデータバスに読出され
る。インターフエイス装置がホストプロセツサか
ら入力レジスタ書込み命令を受信すると、IRW
が付勢される。これにより、まず情報バスのデー
タが入力レジスタに書込まれる。次に、入力レジ
スタの内容全体がデータバスに読出される。入力
レジスタからのデータバス上のデータは次にイン
ターフエイス制御器２０５のアドレス可能レジス
タに書込まれる。PDMA及びIRWリードが共に
付勢されていると、信号は、論理アンドゲート４
０２及びオアゲート４０１を介してOENL端子に
印加される。 データは、出力バツフアレジスタ２０４によ
り、同様にしてデータバス２５１から情報バスに
転送される。出力バツフアレジスタの内容を情報
バス２５０に読出すために、ホストプロセツサか
らの出力レジスタ読出し命令に応動してORRリ
ードが付勢されて出力バツフアレジスタのOEN
端子に信号が印加される。データバス上のデータ
に、いくつかの入力リードの付勢の組合せの任意
の１つによつて出力バツフアレジスタに書込まれ
る。たとえば、インターフエイス装置が平常モー
ド又は下降書込みモードにあると、インターフエ
イス制御器２０５はORRリードが付勢されたこ
とに応動してORWリードを付勢し、論理オアゲ
ート４０３を介して出力バツフアレジスタの
GATE端子に信号を印加する。出力レジスタに
書込みを行う他の組合せとしては、ORRリード
とPDMAリードが共に付勢された場合である。
これは、インターフエイス装置が下降書込み準備
モードにあり、ホストプロセツサから出力レジス
タ読出し命令を受信した時に生じる。このとき出
力レジスタへ書込めための信号が、論理アンドゲ
ート４０４及び論理オアゲート４０３を介して
GATE端子へ印加される。 メモリ２０７の特定のブロツクをアドレスする
ためにアドレスレジスタ及び語カウント・レジス
タを用い、インターフエイス制御器２０５は、ホ
ストプロセツサからの命令に応動して、このメモ
リと入力及び出力バツフアレジスタ２０３及び２
０４との間のデータ転送を制御する。さらに、マ
イクロプロセツサ２０８はアドレスバスを介して
インターフエイス制御器内の上記レジスタをアド
レスし、データバスを介して初期メモリアドレス
及び語数を書込む。これらはメモリブロツクの位
置と大きさを表わし、メモリ２０７とのデータ転
送に用いられる。インターフエイス制御器２０５
内の特定のレジスタはホストプロセツサによつて
もアドレスされ、初期メモリアドレス及び語数が
書込まれる。この初期メモリアドレス及びメモリ
語数はホストプロセツサからデータメモリ２０７
へプログラムを下降書込みする時にインターフエ
イス制御器によつて用いられる。第８図はインタ
ーフエイス制御器２０５を示しており、直接メモ
リアクセス（DMA）制御器８００、ホストアク
セスバツフア８０１、アドレスラツチ８０２、及
び読出し及び書込み要求フリツプフロツプ８０３
及び８０４を含んでいる。 DMA制御器８００は、例えばAdvanced
Micro DevicesのAm9517マルチモードDMA制
御器のような公知の市販されているDMA制御器
である。DMA制御器は能動状態、プログラム状
態、及び空き状態の３つの状態の１つを取る。空
き状態では、DMA制御器はホストプロセツサか
らIRW及びORRリードを介しての入力レジスタ
書込み要求及び出力レジスタ読出し要求に応動す
る。IRWリードが付勢されると、WREQフリツ
プフロツプ８０４がセツトされる。このフリツプ
フロツプ８０４は公知のＤ型フリツプフロツプで
ある。高レベル論理電圧（例えば５ボルト）がこ
のフリツプフロツプのＤ端子に印加されており、
付勢されたIRWリードによつてフリツプフロツ
プのCLK入力端子に信号が印加されると、フリ
ツプフロツプに論理レベル１が書込まれる。
WREQフリツプフロツプがセツトされると、そ
のＱ出力端子は高論理レベルになり、DMA制御
器のDREQO端子が駆動される。DMA制御器は
これに応動してデータ及びアドレスバス２５１及
び２５２を使用する許可をマイクロプロセツサ２
０８に求める要求を送出する。これは、DMA制
御器が制御器のHREQ端子及び論理オアゲート
８０５を介してHREQリードを付勢することに
よつて行われる。次に、マイクロプロセツサは、
DMA制御器へのHACKリードを付勢することに
よつて要求を許可する。 能動状態ではDMA制御器は論理オアゲート８
０６及びDACKO出力端子を介してWREQフリ
ツプフロツプのCL端子を付勢することによりこ
のフリツプフロツプをリセツトする。さらに、
DMA制御器はIRRリードを付勢し、入力バツフ
アレジスタの内容を読出して、アドレスバス２５
２で指定されるデータメモリ２０７の位置へ書込
む。 アドレス信号はDMA制御器により２ステツプ
の動作でアドレスバス上に作られる。まず、
DMA制御器はメモリアドレスの一部をデータバ
ス２５１からアドレスラツチ８０２へ書込む。ア
ドレスラツチ８０２は８ビツトのＤ型フリツプフ
ロツプのレジスタであり、DMA制御器の
ADSTB端子からそのCLK端子が付勢されること
によつてアドレスの一部が書込まれる。次に、
DMA制御器は、AEN出力端子を付勢することに
よつてアドレスラツチに蓄えられたメモリアドレ
スの一部A14−A9，A0，BHEをアドレスバスの
ビツトA14−A9，A0及びBHEに出力するととも
に、メモリアドレスの残りの部分A1−A8を出力
端子A0−A7からアドレスバスのビツトA1−A8
に出力することによつて、メモリアドレス信号の
すべてをアドレスバス２５２上に発生する。さら
に、メモリアドレス信号がアドレスバス上に存在
する時に、DMA制御器はメモリに接続されてい
るWRリードを付勢し、これによつてメモリは入
力バツフアレジスタ２０３からのデータを、アド
レス信号によつて指定されたメモリ位置に書込
む。 同様の方法により、DMA制御器は、ホストプ
ロセツサからの出力バツフアレジスタ読出し命令
に応動してメモリのデータを出力バツフアレジス
タへ転送する、この場合は、ORRリードが付勢
され、WREQフリツプフロツプ８０４のセツト
と同様にしてRREQフリツプフロツプ８０３がセ
ツトされる。RREQフリツプフロツプがセツトさ
れるとそのＱ出力端子とDREQ１入力端子が付勢
され、アドレスバス２５２上のアドレス信号によ
つて示されるデータメモリ２０７の位置のデータ
を出力バツフアレジスタに書込むようDMA制御
器に対して要求される。入力レジスタ読出しの時
と同様に、DMA制御器は、データ及びアドレス
バスの使用許可をマイクロプロセツサに求める。
マイクロプロセツサからの許可に応動し、DMA
制御器はDACK１端子を介してRREQフリツプ
フロツプをリセツトし、前述の方法によりアドレ
スバス２５２にメモリアドレス信号を発生する。
しかしこの場合には、DMA制御器はWRリード
ではなくてRDリードを付勢し、メモリの指定さ
れた位置のデータが出力バツフアレジスタに転送
される。同様に、DMA制御器はIRRリードでは
なくORWリードを付勢し、データメモリからの
データを出力レジスタに書込むことを指定する。
DMA制御器は、ホストプロセツサによつて付勢
されたPDMAリードか、あるいはマイクロプロ
セツサによつて作られる特定の制御器アドレス及
びアドレスデコーダ２０９からのDMA1ENリー
ドのいずれかに応動してプログラムモードにな
る。DMA1ENリードは、インターフエイス制御
器２０５を指定するフイールドを持つアドレスバ
ス信号に応動してアドレスデコーダ２０９によつ
て付勢される。同様に、アドレスデコーダは、
MENHB及びMENLBリードを介してメモリ２
０７を付勢し、DMA2ENリードを介してインタ
ーフエイス制御器２０６を付勢し、USARTEN
リードを介してUSART２１０を付勢する。これ
らは、これらの装置を指定するアドレス信号のフ
イールドに応動して行われる。DMA制御器がマ
イクロプロセツサから制御器アドレス信号を受信
すると、マイクロプロセツサは初期メモリアドレ
ス及び語数をDMA制御器へ書込む。マイクロプ
ロセツサは、WRリードを付勢するとともにアド
レスバス２５２からDMA制御器をアドレスする
ことによつてこれを行う。DMA制御器に書込む
初期メモリアドレス及び語数はデータバス２５１
を介して送られる。DMA制御器が能動状態にな
ると、DMA制御器は初期メモリアドレスと語数
とを用いてデータメモリの特定の部分をアドレス
する。同様の方法で、マイクロプロセツサはアド
レスバス上のアドレスで指定し、RDリードを付
勢することによつてDMA制御器内のレジスタを
読出すことができる。これに応動して、制御器の
レジスタの内容がデータバス２５１に送られる。 DMA制御器は、ホストプロセツサによつて付
勢されるPDMAリードに応動してプロゲラムモ
ードになる。これはホストプロセツサがインター
フエイス装置を下降書込み準備モードにすること
によつて行われる。これは、状態レジスタの
PDMAリード及びLPMリードが付勢された時に
生じる。LPMリードが付勢されたことに応動し
て、インターフエイス制御器２０５は、オアゲー
ト８０５を介してHREQリードを付勢すること
によつてマイクロプロセツサがアドレス及びデー
タバスを使用することを禁止する。マイクロプロ
セツサによる使用が禁止されると、ホストプロセ
ツサは、ホストプロセツサアクセスバツフア８０
１及びアドレスバス２５２を介してDNA制御器
をアドレスすることにより、DMA制御器を直接
プログラムすることができる。インターフエイス
装置が下降書込み準備モードにあると、ホストプ
ロセツサはデータバス２５１の制御とアクセスが
可能となる。PDMAが付勢されていると、ホス
トプロセツサは、ホストプロセツサからの入力レ
ジスタ書込み命令に応動して、入力バツフアレジ
スタを介してデータバスをアクセスする。さら
に、PDMAリードが付勢されているとホストア
クセスバツフア８０１が付勢され、データバス上
のデータの選択されたビツトD8−D11がアドレ
ス２５２へ転送される。さらに、PDMAリード
が付勢されているため、DMA制御器が論理オア
ゲート８０７によつてプログラムモードになると
ともに、論理オアゲート８０６からWREQフリ
ツプフロツプのCLリードに信号が印加されるた
めに入力書込み要求は禁止される。 ホストアクセスバツフア８０１は６ケの公知の
３状態駆動器から成り、第９図に示されている。
データバスのビツトD8−D11上のデータは、
PDMAリードがこれらの駆動器を付勢すると、
それぞれ３状態駆動器９０３−９０６からアドレ
スバスのビツトA1−A4へ転送される。これらの
４ビツトは、データバスのリードＤ０−Ｄ７上の
データを書込むべきDMA制御器のレジスタをア
ドレスするのに用いられる。ホストプロセツサ
は、ホストアクセスバツフアへのIRWリードを
付勢し、次いでこのリードによつて駆動器９０２
を介してWRリードを付勢することによつてこの
動作を制御する。WRリードが付勢されると、
DMA制御器への書込み動作が付勢される。同様
の方法により、DMA制御器の特定のレジスタの
内容は、ホストプロセツサがORRリード及び駆
動器９０１を介してRDリードを駆動することに
よつて、データバスに読出される。このように、
ホストプロセツサはDMA制御器内の特定のレジ
スタの読出し及び書込みを行うことができる。さ
らに、ホストプロセツサは、初期メモリアドレス
及び語数を書込んで、DMA制御器が能動状態に
なつた時に、プログラムをメモリに下降書込みさ
せることができる。 メモリ２０７はランダムアクセスメモリであ
り、ホストプロセツサとデータセツトとの間で転
送されるデータのブロツク、及びインターフエイ
ス装置を介してのデータ転送を制御するためにマ
イクロプロセツサ２０８で用いられるプログラム
を蓄える。このメモリは、データバス２５１上の
データを受信し、これを、アドレスバス２５２上
のメモリアドレス信号で指定される位置に蓄え
る。２つのインターフエイス制御器及びマイクロ
プロセツサは、それぞれRD及びWRを付勢する
ことにより、メモリ位置の内容を読出すか、ある
いはメモリ位置にデータを書込むことができる。
さらに、アドレスデコーダ２０９は、MENHB
又はMENLBリードを付勢することにより、１バ
イト又は２バイトのデータ語をメモリから読出し
たりメモリに書込むことができる。 インターフエイス装置プロセツサ２０８はたと
えばインテルのモデル８０８６のような公知のマ
イクロプロセツサであり、インターフエイス装置
内でのデータ転送を制御する。マイクロプロセツ
サはアドレスバス２５１及びデータバス２５２に
接続され、制御器の他の装置へ命令を送出する。
さらに、アドレスビツトによつて他の装置をアド
レスするために、マイクロプロセツサはRD及び
WRリードを駆動することによつてこれらの装置
を付勢する。 インターフエイス制御器２０６は、インターフ
エイス制御器２０５のものと同様のDMA制御器
及びアドレスラツチを含み、USART２１０とデ
ータメモリ２０７との間の情報転送を制御する。
インターフエイス制御器２０５と異り、インター
フエイス制御器２０６はホストプロセツサからの
命令を受信せず、アドレス及びデータバスのアク
セス権を取る上でインターフエイス制御器２０５
及びプロセツサ２０８と干渉する。さらに、イン
ターフエイス制御器２０６は、インターフエイス
制御器２０５にあるようなホストアクセスバツフ
ア及び要求フリツプフロツプを含んでいない。し
かし、インターフエイス制御器２０６は、インタ
ーフエイス制御器２０５とほぼ同様の機能によつ
てUSART２１０とメモリ２０７との間でデータ
転送を行う。従つてその詳細の説明は行わない。 要約すると、インターフエイス制御器１０３
は、平常モード、下降書込みモード、及び下降書
込み準備モードの３つのモードを持つ。インター
フエイス装置のモードは、ホストプロセツサで書
込み可能な、PDMA及びLPM状態レジスタビツ
トによつて制御される。インターフエイス装置が
平常モードにあると、ホストプロセツサとデータ
セツト１０５の間で転送されるデータのパケツト
がメモリ２０７の入力及び出力バツフアに一時的
に書込まれる。ホストプロセツサからのデータは
インターフエイス制御器２０５の制御の下で入力
バツフアに書込まれ、インターフエイス制御器２
０６の制御の下でバツフアからデータセツト１０
５へ読出される。同様に、データセツト１０５か
らのデータは、インターフエイス制御器２０６の
制御の下でデータセツト１０５から出力バツフア
に書込まれ、インターフエイス制御器２０５の制
御のもとでバツフアからホストプロセツサに読出
される。従つて、ホストプロセツサは高速で動作
してデータパケツトを短時間で入力バツフアに書
込み、次いでデータセツトはこれよりはるかに遅
い速度で入力バツフアのデータを読出すことがで
きる。同様の機能は、データがデータセツトから
ホストプロセツサに送られる場合も出力バツフア
に関して行われる。 第１０図は、平常モードにあるインターフエイ
ス装置を介しての、ホストプロセツサ１０１とデ
ータセツト１０５との間のデータの流れを示して
いる。データをホストプロセツサからデータセツ
トに送るとき、ホストプロセツサは、命令及びデ
ータを含む直列語をインターフエイス装置に送信
し、入力レジスタ２０３に書込む。直並列変換器
２００は直列語を、情報バス２５０の並列フオー
マツトに変換する。この語の命令部は指令デコー
ダで復号され、これによりインターフエイス制御
器２０５はこの語のデータ部を入力バツフアレジ
スタに書込む。入力レジスタ２０３の内容を入力
バツフアと呼ぶメモリ２０７の位置に転送するた
めの要求がインターフエイス制御器２０５からプ
ログラム制御形マイクロプロセツサ２０８に出さ
れる。マイクロプロセツサがこの要求に許可を出
すと、インターフエイス制御器２０５はアドレス
及びデータバスにアクセスする。データブロツク
の最初の語はパケツト記述子を含んでいるのが普
通であり、これはマイクロプロセツサによつて解
釈されて、ホストプロセツサからのデータブロツ
クの全体がいつ受信されるかがわかる。インター
フエイス装置が平常モードにあると、入力バツフ
アの初期アドレス及び語数は、マイクロプロセツ
サによつて両方のインターフエイス制御器にプロ
グラムされている。よつて、インターフエイス制
御器２０５はこのメモリアドレス情報を用いて入
力バツフアレジスタ２０３に蓄えられたデータを
読出して、アドレスバス２５１上のアドレス信号
で指定されるメモリ２０７の入力バツフア位置へ
書込む。ホストプロセツサからさらに継続して送
られるパケツトも入力バツフアに書込まれ、デー
タブロツク全体が書込まれると遠隔データセンタ
への送信が可能となる。入力バツフアにデータブ
ロツクの全体が書込まれると、マイクロプロセツ
サ２０８はインターフエイス制御器２０６の制御
の下でUSART２１０へのデータの転送を開始す
る。USART２１０は並列データを直列形式に戻
し、インターフエイス２１１及びデータセツト１
０５を介して遠隔データセンタに送信する。 データセツト１０５からホストプロセツサにデ
ータを送るために、USARTはデータセツト１０
５の受信チヤネルを連続的に監視するようにプロ
ゲラムされている。受信されたデータのブロツク
全体がインターフエイス制御器２０６の制御のも
とでメモリ２０７の出力バツフアに書込まれる
と、マイクロプロセツサ２０８は状態レジスタ内
の１ビツトをセツトして、データブロツクの転送
が可能であることをホストプロセツサに知らせ
る。ホストプロセツサはこれに応動してインター
フエイス制御器２０５に出力レジスタ読出し命令
を送り、制御器２０５はメモリから出力レジスタ
へのデータパケツトの伝送を制御する。次いで出
力レジスタ内のデータは出力レジスタから読出さ
れホストプロセツサに送られる。この動作はデー
タブロツク内のすべてのデータ語がホストプロセ
ツサに送られるまで続けられる。 平常モードでは、インターフエイス装置１０３
は、データセツト１０５から受信されるデータ、
あるいはホストプロセツサから受信される命令と
データのいずれかに応動して、ホストプロセツサ
とデータセツト１０５との間のデータ転送を続け
る。メモリ２０７内のマイクロプロセツサのため
のプログラムが、たとえば停電やホストプロセツ
サの初期化等のために損われると、インターフエ
イス装置は平常モードを終了する。このような場
合には、マイクロプロセツサ２０８を制御するた
めのプログラムをメモリ２０７に再書込みする必
要がある。これは、ホストプロセツサが状態レジ
スタのPDMA及びLPMビツトに書込みを行うこ
とによつて実行される。これらのビツトがともに
セツトされると、インターフエイス装置１０３は
下降書込み準備モードになる。 インターフエイス装置が下降書込み準備モード
になると、ホストプロセツサにはホストアクセス
バツフアを介してアドレスバスへのアクセス権が
与えられ、インターフエイス制御器２０５のアド
レスが可能となる。ホストプロセツサは制御器レ
ジスタをアドレスし、マイクロプロセツサのため
のプログラムをメモリ２０７に書込むために用い
られる初期メモリアドレス及び語数を書込む。初
期メモリアドレス及び語数がインターフエイス制
御器２０５ヘ書込まれた後、ホストプロセツサは
状態レジスタのPDMA及びLPMビツトに書込み
を行つてインターフエイス装置を下降書込みモー
ドにする。 インターフエイス装置が下降書込みモードにな
ると、マイクロプロセツサのためのプログラムが
インターフエイス制御器２０５の制御の下でホス
トプロセツサからメモリ２０７に書込まれる。プ
ログラムのメモリ２０７への書込みが終了する
と、ホストプロセツサは再び状態レジスタへの書
込みを行い、インターフエイス装置を平常モード
にする。インターフエイス装置が平常モードにな
ると、マイクロプロセツサはインターフエイス装
置の制御を取り戻し、ホストプロセツサとデータ
セツト１０５との情報転送を制御する。 上記の直接メモリアクセスインターフエイス構
成は本発明の原理の実施例にすぎず、当業者にと
つては本発明の精神と範囲を逸脱することなく多
数の他の構成が可能であることはいうまでもな
い。
転送を行う直接メモリアクセス・インターフエイ
ス装置であつて、該ホストプロセツサは信号伝送
のために情報バスに接続可能であり、該周辺装置
はデータバスとアドレスバスにより相互接続され
たメモリと周辺プロセツサを有している直接メモ
リアクセス・インターフエイス装置において、 該情報バスとデータバスとの間で転送されるデ
ータを蓄積するバツフア手段： 該アドレスバスと該データバスとに接続された
インターフエイス制御器であつて、該周辺プロセ
ツサから該データバス上に発生されそして該周辺
プロセツサから該アドレスバス上に発生された制
御器アドレス信号によつて選択された該インター
フエイス制御器内のレジスタに該データバス上か
ら書き込まれた初期メモリアドレス信号に応答し
て転送データの蓄積されるメモリ位置を表すメモ
リ・アドレス信号を該アドレスバス上に発生する
インターフエイス制御器： および 該ホストプロセツサからの制御器アドレス信号
を該データバスから該アドレスバスへと転送する
アクセス手段とからなる直接メモリアクセス・イ
ンターフエイス装置。 ２ 請求の範囲第１項に記載の装置において、該
ホストプロセツサからの制御信号に応答して該周
辺プロセツサが該データバスとアドレスバス上に
信号を発生することを禁止する制御信号を発生す
る状態手段をさらに含む直接メモリアクセス・イ
ンターフエイス装置。 ３ 請求の範囲第２項に記載の装置において、該
インターフエイス制御器はメモリアドレス信号の
一部を該アドレスバス上にそして残りのメモリア
ドレス信号を該データバス上に発生する直接メモ
リアクセス制御手段およびデータバス上の該残り
のメモリアドレスを該アドレスバスに転送するレ
ジスタ手段とを含む直接メモリアクセス・インタ
ーフエイス装置。 ４ 請求の範囲第３項に記載の装置において、該
バツフア手段は該情報バスからのデータを該デー
タバスへと転送する第１のバツフア手段と該デー
タバスからのデータを該情報バスへと転送する第
２のバツフア手段とからなる直接メモリアクセ
ス・インターフエイス装置。 技術分野 本発明は直接メモリアクセス（DMA）信号処
理に関し、特にホストプロセツサとこれに付随す
る周辺装置との間でデータを転送するインターフ
エイス装置に関する。 発明の背景 直接メモリアクセス（DMA）信号処理は、情
報伝送システムにおいて、１つ又はそれ以上の信
号伝送源から受信される情報すなわちデータを、
プロセツサによつて直接アクセス可能なランダム
アクセスメモリに蓄える方法として公知である。
DMA回路の目的は、受信されたデータに対し最
小のプロセツサ時間によつて高速のメモリアクセ
スを実現しようとするものである。DMA回路は
１つ又はそれ以上のデータ源からデータを受信
し、プロセツサによつて指定されたメモリ位置に
データを蓄える。 ホストプロセツサと遠隔データセンサ位置との
間でのデータ伝送のためにデータリンクが用いら
れるデータ通信チヤネルのような典型的な情報転
送システムでは、マイクロプロセツサ制御形の直
接メモリアクセスインターフエイス装置がホスト
プロセツサ及びデータリンクの両方から受信され
るデータブロツクをランダムアクセスメモリに一
時的に蓄え、データブロツクの全体が受信し終つ
た後で、他の装置へ送信する。これは、２つの装
置が異る転送速度を持つ場合、あるいは異つたデ
ータプロトコルレベルを持つ場合等のインターフ
エイスの働きをする。通常、インターフエイス装
置は、ホストプロセツサとデータリンクの間のデ
ータ転送を制御するために、プログラム制御形マ
イクロプロセツサとこれに付随するプログラムメ
モリとを持つ周辺装置を含んでいる。 しかし、従来技術においては、ホストプロセツ
サもデータリンクも、マイクロプロセツサのプロ
グラムを変更、修正したりあるいは書きかえるた
めに周辺装置のプログラムメモリにアクセスを行
うことができない。プログラムの一部はランダム
アクセスメモリに蓄えることができるが、復旧や
ブートストラツプルーチンを含む少くとも一部の
部分は読出し専用メモリのような永久形のメモリ
に蓄えねばならない。 ２つのメモリ形による経費の問題の他に、永久
形のメモリには別の問題がある。何らかの理由で
マイクロプロセツサのプログラムを変更する度
に、永久形メモリは取り替えるか物理的に修正し
なければならない。例えば通信使用料金情報を遠
隔の料金計算センタに送る遠隔通信交換システム
のように、極めて多数のインターフエイス装置が
用いられる場合には、国にまたがるような大きな
交換システム内の永久プログラムメモリの取替え
又は修正に必要な保守要員の経費は膨大となる。
よつて、ランダムアクセスメモリにマイクロプロ
セツサプログラムを書込むためにホストプロセツ
サによつて直接アクセスが可能であるような直接
メモリアクセスインターフエイス装置が極めて望
ましい。 発明の要約 ホストプロセツサが周辺プロセツサのプグラム
メモリにアクセスできるようなメモリアクセスイ
ンターフエイス装置により、上記の問題が解決さ
れるとともに、技術の発展がもたらされた。周辺
装置のメモリはデータ部とプログラム部とから成
る。データ転送装置は周辺プロセツサからの制御
信号に応動してデータ部のメモリアドレスを生成
し、またホストプロセツサからの制御信号に応動
してメモリのプログラム部のメモリアドレスを発
生する。 本発明に従えば、ホストプロセツサは周辺プロ
セツサのためのプログラムを提供することがで
き、これによつて、周辺プロセツサのブートスト
ラツププログラムを蓄えるための永久的な読出し
専用メモリが不必要になるという利点がある。 本発明の一実施例に従えば、インターフエイス
は、ホストプロセツサとメモリとの間で転送され
るデータを蓄えるためのバツフア装置と、バツフ
ア装置、周辺プロセツサ及びメモリを相互接続し
ているデータバスに接続された制御器とを含んで
おり、また制御装置は周辺装置とメモリを接続し
ているアドレスバスにも接続されている。制御器
は、ホストプロセツサからの制御信号に応動して
データバスからアドレスバスに情報を転送する転
送装置を含んでおり、また制御器はアドレスバス
上のアドレスに応動して、データバスに現れる情
報を蓄える。この構成によれば、初期メモリアド
レスとプログラム語数がインターフエイス装置に
供給され、次いで複数個のプログラム語から成る
周辺プロセツサプログラムが周辺装置メモリのプ
ログラム部に転送される。 本発明の１つの特徴に従えば、ホストプロセツ
サからの制御信号に応動して制御器及び転送装置
を選択的に制御し、また周辺プロセツサの動作を
選択的に禁止するための状態レジスタ手段が含ま
れている。 【図面の簡単な説明】 本発明は以下の詳細な説明を、次に示す図面を
参照して読むことによつてより良く理解されるで
あろう。 第１図はホストプロセツサと遠隔データセンタ
との間でデータを伝送するために、データリンク
及びインターフエイス装置を持つたデータ通信チ
ヤネルのブロツク図であり、第２図はホストプロ
セツサの直列Ｉ／０チヤネルと、近傍にあるデー
タリンクのデータセツトとの間でデータを転送す
るためのインターフエイス装置のブロツク図であ
り、第３図はインターフエイス装置の直並列変換
器、状態レジスタ、及び指令デコーダを含む部分
と、これらの相互接続とを詳細に示すブロツク図
であり、第４図は、インターフエイス制御器の制
御の下で、情報バスとデータメモリとの間でデー
タ転送を行うためのインターフエイス装置の他の
部分の詳細なブロツク図であり、第５図は指令デ
コーダの真理値表の一例を示し、第６図はインタ
ーフエイス装置のモードを制御するための状態レ
ジスタの詳細なブロツク図であり、第７図は状態
レジスタのフリツプフロツプの状態とインターフ
エイス装置のモードとの関係を示す真理値表であ
り、第８図はデータメモリとの間でのデータ流を
制御するためのインターフエイス制御器の詳細な
ブロツク図であり、第９図はインターフエイス制
御器アドレス信号をデータバスからアドレスバス
に転送するためのホストアクセスバツフアの詳細
なブロツク図であり、第１０図はホストプロセツ
サとデータリンクの近端データセツトとの間のデ
ータ流を示す図である。 詳細な説明 本発明を用いたデータ通信システムの一般的構
成が第１図のブロツク図に示されており、ホスト
プロセツサ１０１と遠隔データセンタ１０２との
間で、データリンク１００及びインターフエイス
装置１０３を介してのデータ伝送を行う典型的な
データ通信チヤネルを示している。データリンク
１００は、ホストプロセツサ及びデータセンタの
間でデータを送信し受信する典型的な伝送設備１
０７の両端にデータセツト１０５及び１０６を含
んでいる。インターフエイス装置１０３はホスト
プロセツサのＩ／０チヤネル１０４とデータセツ
ト１０５との間でデータを伝送する。 第１図に示したようにホストプロセツサ１０１
は、たとえば、Western Electric Company，
Incorporatedで製造されているNo.２ Ｂ ESSで
用いられている3Aプロセツサのような典型的な
プロセツサである。このプロセツサについては、
Bell System Technical Joural誌の1976年２
月のVol.55、No.２に詳しく述べられている。 遠隔データセンタは、たとえば、ホストプロセ
ツサ１０１からの電話使用料情報を集める料金計
算センタのような、任意のデータ処理システムで
ある。 インターフエイス装置１０３は、Ｉ／０チヤネ
ル１０４とデータセツト１０５との間でデータを
伝送するための周辺装置及び周辺装置制御器から
なる。第２図はマイクロプロセツサ制御形インタ
ーフエイス装置１０３のブロツク図を示してお
り、周辺装置２１２及び周辺装置制御器２１３を
含んでいる。この周辺装置制御器は、直列Ｉ／０
チヤネル１０４と通信を行うための直並列変換器
２００、インターフエイス装置のモードを制御す
るための状態レジスタ２０１、ホストプロセツサ
からの命令を復号するための指令デコーダ２０
２、情報バス２５０とデータバス２５１との間で
転送されるデータを一時的に蓄えるための入力及
び出力バツフアレジスタ２０３及び２０４、及び
インターフエイス制御器２０５を含んでいる。周
辺装置はインターフエイス制御器２０６、プログ
ラム・データメモリ２０７、マイクロプロセツサ
２０８、アドレスデコーダ２０９、及び汎用同
期・非同期送受信器（USART）２１０を含んで
おり、これらはすべてデータバス２５１及びアド
レスバス２５２によつて接続されている。さら
に、図面を簡単にするために図には示していない
種々のリードがあり、後述するように、インター
フエイス装置内の装置間を接続して種々の制御信
号を伝達している。USARTに接続されているイ
ンターフエイス回路２１１は、USARTの論理電
圧レベルを、例えば、Electronics Industry
Association（EIA）の標準RS232及びRS449のよ
うな標準の電圧レベルに変換する。この電圧レベ
ル変換を行うことにより、ユーザはインターフエ
イス装置１０３を、データセツト１０５及び１０
６にような、公知の、市販されているモデムに接
続することができる。インターフエイス装置１０
３はさらに、例えばパリテイ及びタイミング回路
のようなその他の装置を含んでいるが、これら
は、図面を簡単にするために、図示されていな
い。 第３図及び第４図は、インターフエイス装置の
２つの部分をより詳細に示すブロツク図である。
第３図には、直並列変換器２００、状態レジスタ
２０１、指令デコーダ２０２が含まれており、こ
れらは情報バス２５０で相互に接続されている。
図示したように、種々の制御機能のための、その
他のリードも含まれている。第４図は16ビツトの
Ｄ型フリツプフロツプから成る入力及び出力バツ
フア２０３及び２０４と、インターフエイス制御
器２０５と、プログラム・データメモリ２０７
と、アドレスデコーダ２０９と、これらの間の相
互接続とを示している。 直並列変換器２００は公知の直列入力並列出
力、及び並列入力直列出力の素子であり、ホスト
プロセツサのＩ／０チヤネルからの直列データを
情報バス２５０上の並列フオーマツトに変換す
る。同様に、情報バス２５０の並列フオーマツト
になつているデータを、ホストプロセツサに伝送
するための直列フオーマツトに変換する。この変
換器は上記の機能を達成するために、公知のケー
ブル受信器及び駆動器、及びシフトレジスタ及び
これに関連するタイミング回路を含んでいる。タ
イミング回路は、到来する信号の変位からクロツ
ク信号を発生し、情報の転送制御と、指令デコー
ダのようなインターフエイス装置内の装置のシー
ケンス制御を行う。 ホストプロセツサ１０１からの情報は、入力及
び出力バツフアレジスタ２０３及び２０４、及び
状態レジスタ２０１を読出し、また書込むための
命令を含んでいる。これらの命令は、情報バス２
５０に接続された指令デコーダ２０２によつて解
釈される。たとえば、ホストプロセツサは２つの
命令、平常及び保守、を含んでおり、これらは直
列ビツト流としてインターフエイス装置に送られ
る。この直列ビツト流は21ビツトの語からなり、
この語の後には、ホストプロセツサが応答を検出
するまでゼロが続く。この21ビツト語は３ビツト
のスタートコードSC2−SC0，16ビツトのデータ
I15−I00、及び２ビツトのパリテイを含んでい
る。スタートコードは２つの値の一方を表わし、
これはホストプロセツサの命令の２つの形式の１
つに対応している。ホストプロセツサ命令の各々
について、プログラム制御形インターフエイス装
置１０３は、21ビツトの情報を送ることで応答す
る。その後でゼロの列を送出するが、これはホス
トプロセツサがゼロを送るのを停止するまで続け
られる。 パケツトすなわちデータ語のブロツクがデータ
書込み命令及びデータ読出し命令を用いてインタ
ーフエイス装置との間で伝送される。平常スター
トコードを持つデータ書込み命令は、パケツト記
述子、すなわち16ビツトのデータを入力バツフア
レジスタ２０３に書込むのに用いられる。パケツ
ト記述子は、データパケツトの大きさ、すなわち
パケツト内の16ビツトのデータ語の数をマイクロ
プロセツサ２０８に知らせる。データ中の選択さ
れたビツト及び保守命令を用いているデータ読出
し命令は、パケツト記述子又はデータを出力バツ
フアレジスタ２０４から読出すのに用いられる。
指令デコーダ２０２は、スタートコード内の選択
されたビツトSC2及びデータ内のビツトI15，I14
を調べ、書込み動作の時にはIRW又はSWリード
を付勢して、情報バス上のデータI15−I00をそれ
ぞれ入力バツフア２０３又は状態レジスタ２０１
へ書込ませる。同様にデコーダはORR又はSRリ
ードを付勢して、それぞれ出力バツフア２０４又
は状態レジスタ２０１のデータを情報バス２５０
へ読出す。 第５図は指令デコーダ２０２の真理値表の一例
である。この表は指令デコーダがIRW，SW，
SR及びORRリードの１つを付勢するために、選
択されたスタートコード及びデータビツトのどの
組合せが必要であるかを示している。たとえば、
スタートコードのビツトSC2が論理０であれば、
デコーダはデータビツトI15及びI14の値にかかわ
らずIRWリードを付勢する。SC2ビツトが論理１
であると、デコーダは、データビツトI15及びI14
の値に応じてSW，SR又はORRリードの１つを
付勢する。さらに、指令デコーダ２０２はスター
トコードビツトSCOに応動してタイミング信号
列を発生し、変換器２００と、レジスタ２０１，
２０３及び２０４と、直並列変換器及び状態レジ
スタ、入力バツフアレジスタ、又は出力バツフア
レジスタの間でデータ伝送を行うための制御器２
０５に印加する。当業者は、このようなタイミン
グ信号を発生する指令デコーダを容易に設計でき
るため、図面を簡単にするために図示されておら
ず、またこれ以上の説明も不要である。 状態レジスタ２０１は、インターフエイス装置
１０３のモードすなわち状態を制御するととも
に、装置内で実行される種々の動作を制御する。
たとえば、情報バスからの選択されたビツトI4−
I3はSWリードが付勢された時に状態レジスタに
読込まれ、PDMA又はLPM出力リードのいずれ
か又は両方を付勢する。同様に、状態レジスタの
内容は、SRリードが付勢された時に読出されて
ホストプロセツサに送られる。状態レジスタ２０
１のPDMA及びLPMビツトの詳細なブロツク図
は第６図に示されている。前述のように、状態レ
ジスタは、たとえば、ホストプロセツサへ送るべ
きデータパケツトの準備が完了したことや、ある
いは誤り状態が発生したことを示すための、他の
ビツトも含んでいる。上述の２ビツトの状態レジ
スタは、Ｄ型フリツプフロツプ６００及び６０
１、及び３状態駆動器６０２及び６０３を含んで
おり、これらは公知のもので市販されている。情
報バスのI3及びI4びつとが、それぞれ導体６５０
及び６５１を介してフリツプフロツプ６００及び
６０１のＤ入力端子に接続されている。一方各フ
リツプフロツプのCLK入力端子はデコーダ２０
２からのSWリードに接続されている。SWリー
ドが付勢されると、情報バスのI3及びI4ビツト上
のデータがそれぞれPDMA及びLPMフリツプフ
ロツプに読込まれる。各フリツプフロツプのＱ出
力端子に現れる内容は高及び低レベル論理信号で
あり、PDMA及びLPMリードの一方又は両方を
付勢する。さらに、PDMA及びLPMフリツプフ
ロツプのＱ出力端子は、それぞれ３状態駆動器６
０２及び６０３の入力端子にも接続されている。
SRリードが付勢されると、駆動器６０２及び６
０３が付勢され、PDMA及びLPMフリツプフロ
ツプの内容が情報バスのI3及びI4ビツトに印加さ
れる。駆動器６０２及び６０３は、消勢される
と、高インピーダンス状態になり、I3及びI4リー
ド上のデータをPDMA及びLPMフリツプフロツ
プに書込むことが可能となる。 前述のように、状態レジスタの内容がインター
フエイス装置１０３の状態を制御する。たとえ
ば、PDMA及びLPMフリツプフロツプの各々の
内容がともに論理レベル１であると、インターフ
エイス装置は下降書込み準備モードにある。
PDMA及びLPMフリツプフロツプの各々が論理
レベル０であると、インターフエイス装置は平常
モードにある。PDMAが論理レベル０で、LPM
フリツプフロツプが論理レベル１であると、装置
は下降書込みモードにある。このPDMA及び
LPMフリツプフロツプの内容とインターフエイ
ス装置のモードの関係は第７図の真理値表に示さ
れている。 第４図において、情報バス２５０上のデータ
は、IRWリードがホストプロセツサからの入力
レジスタ書込み命令に応動して付勢された時に入
力バツフアレジスタに書込まれる。付勢された
IRWリードは信号を入力レジスタのCLK入力端
子に印加し、情報バス上のデータを入力バツフア
レジスタに取込む。インターフエイス装置が平常
及び下降書込みモードにあると、付勢された
IRWリードにより、制御器２０５はIRRリード
も付勢し、この結果入力レジスタの内容がデータ
バス２５１に読出される。制御器２０５の制御の
もとで、データは次にデータメモリ２０７に書込
まれる。 一例として、インターフエイス制御器２０５か
らのIRRリードが付勢されると、信号が論理オア
ゲート４００及び４０１を介してそれぞれ入力バ
ツフアレジスタのOENH及びOENL端末に印加
され、バツフアレジスタの内容全体がデータバス
２５１に出力される。インターフエイス装置が下
降書込み準備モードにあると、PDMAリードが
付勢されて入力レジスタのデータの一部、すなわ
ちデータの高位バイトがデータバス２５１に読出
される。PDMAリードが付勢されている時にの
み、論理オアゲート４００を介してOENH端子
４５１に信号が印加され、入力バツフアレジスタ
内のデータの高位バイトがデータバスに読出され
る。インターフエイス装置がホストプロセツサか
ら入力レジスタ書込み命令を受信すると、IRW
が付勢される。これにより、まず情報バスのデー
タが入力レジスタに書込まれる。次に、入力レジ
スタの内容全体がデータバスに読出される。入力
レジスタからのデータバス上のデータは次にイン
ターフエイス制御器２０５のアドレス可能レジス
タに書込まれる。PDMA及びIRWリードが共に
付勢されていると、信号は、論理アンドゲート４
０２及びオアゲート４０１を介してOENL端子に
印加される。 データは、出力バツフアレジスタ２０４によ
り、同様にしてデータバス２５１から情報バスに
転送される。出力バツフアレジスタの内容を情報
バス２５０に読出すために、ホストプロセツサか
らの出力レジスタ読出し命令に応動してORRリ
ードが付勢されて出力バツフアレジスタのOEN
端子に信号が印加される。データバス上のデータ
に、いくつかの入力リードの付勢の組合せの任意
の１つによつて出力バツフアレジスタに書込まれ
る。たとえば、インターフエイス装置が平常モー
ド又は下降書込みモードにあると、インターフエ
イス制御器２０５はORRリードが付勢されたこ
とに応動してORWリードを付勢し、論理オアゲ
ート４０３を介して出力バツフアレジスタの
GATE端子に信号を印加する。出力レジスタに
書込みを行う他の組合せとしては、ORRリード
とPDMAリードが共に付勢された場合である。
これは、インターフエイス装置が下降書込み準備
モードにあり、ホストプロセツサから出力レジス
タ読出し命令を受信した時に生じる。このとき出
力レジスタへ書込めための信号が、論理アンドゲ
ート４０４及び論理オアゲート４０３を介して
GATE端子へ印加される。 メモリ２０７の特定のブロツクをアドレスする
ためにアドレスレジスタ及び語カウント・レジス
タを用い、インターフエイス制御器２０５は、ホ
ストプロセツサからの命令に応動して、このメモ
リと入力及び出力バツフアレジスタ２０３及び２
０４との間のデータ転送を制御する。さらに、マ
イクロプロセツサ２０８はアドレスバスを介して
インターフエイス制御器内の上記レジスタをアド
レスし、データバスを介して初期メモリアドレス
及び語数を書込む。これらはメモリブロツクの位
置と大きさを表わし、メモリ２０７とのデータ転
送に用いられる。インターフエイス制御器２０５
内の特定のレジスタはホストプロセツサによつて
もアドレスされ、初期メモリアドレス及び語数が
書込まれる。この初期メモリアドレス及びメモリ
語数はホストプロセツサからデータメモリ２０７
へプログラムを下降書込みする時にインターフエ
イス制御器によつて用いられる。第８図はインタ
ーフエイス制御器２０５を示しており、直接メモ
リアクセス（DMA）制御器８００、ホストアク
セスバツフア８０１、アドレスラツチ８０２、及
び読出し及び書込み要求フリツプフロツプ８０３
及び８０４を含んでいる。 DMA制御器８００は、例えばAdvanced
Micro DevicesのAm9517マルチモードDMA制
御器のような公知の市販されているDMA制御器
である。DMA制御器は能動状態、プログラム状
態、及び空き状態の３つの状態の１つを取る。空
き状態では、DMA制御器はホストプロセツサか
らIRW及びORRリードを介しての入力レジスタ
書込み要求及び出力レジスタ読出し要求に応動す
る。IRWリードが付勢されると、WREQフリツ
プフロツプ８０４がセツトされる。このフリツプ
フロツプ８０４は公知のＤ型フリツプフロツプで
ある。高レベル論理電圧（例えば５ボルト）がこ
のフリツプフロツプのＤ端子に印加されており、
付勢されたIRWリードによつてフリツプフロツ
プのCLK入力端子に信号が印加されると、フリ
ツプフロツプに論理レベル１が書込まれる。
WREQフリツプフロツプがセツトされると、そ
のＱ出力端子は高論理レベルになり、DMA制御
器のDREQO端子が駆動される。DMA制御器は
これに応動してデータ及びアドレスバス２５１及
び２５２を使用する許可をマイクロプロセツサ２
０８に求める要求を送出する。これは、DMA制
御器が制御器のHREQ端子及び論理オアゲート
８０５を介してHREQリードを付勢することに
よつて行われる。次に、マイクロプロセツサは、
DMA制御器へのHACKリードを付勢することに
よつて要求を許可する。 能動状態ではDMA制御器は論理オアゲート８
０６及びDACKO出力端子を介してWREQフリ
ツプフロツプのCL端子を付勢することによりこ
のフリツプフロツプをリセツトする。さらに、
DMA制御器はIRRリードを付勢し、入力バツフ
アレジスタの内容を読出して、アドレスバス２５
２で指定されるデータメモリ２０７の位置へ書込
む。 アドレス信号はDMA制御器により２ステツプ
の動作でアドレスバス上に作られる。まず、
DMA制御器はメモリアドレスの一部をデータバ
ス２５１からアドレスラツチ８０２へ書込む。ア
ドレスラツチ８０２は８ビツトのＤ型フリツプフ
ロツプのレジスタであり、DMA制御器の
ADSTB端子からそのCLK端子が付勢されること
によつてアドレスの一部が書込まれる。次に、
DMA制御器は、AEN出力端子を付勢することに
よつてアドレスラツチに蓄えられたメモリアドレ
スの一部A14−A9，A0，BHEをアドレスバスの
ビツトA14−A9，A0及びBHEに出力するととも
に、メモリアドレスの残りの部分A1−A8を出力
端子A0−A7からアドレスバスのビツトA1−A8
に出力することによつて、メモリアドレス信号の
すべてをアドレスバス２５２上に発生する。さら
に、メモリアドレス信号がアドレスバス上に存在
する時に、DMA制御器はメモリに接続されてい
るWRリードを付勢し、これによつてメモリは入
力バツフアレジスタ２０３からのデータを、アド
レス信号によつて指定されたメモリ位置に書込
む。 同様の方法により、DMA制御器は、ホストプ
ロセツサからの出力バツフアレジスタ読出し命令
に応動してメモリのデータを出力バツフアレジス
タへ転送する、この場合は、ORRリードが付勢
され、WREQフリツプフロツプ８０４のセツト
と同様にしてRREQフリツプフロツプ８０３がセ
ツトされる。RREQフリツプフロツプがセツトさ
れるとそのＱ出力端子とDREQ１入力端子が付勢
され、アドレスバス２５２上のアドレス信号によ
つて示されるデータメモリ２０７の位置のデータ
を出力バツフアレジスタに書込むようDMA制御
器に対して要求される。入力レジスタ読出しの時
と同様に、DMA制御器は、データ及びアドレス
バスの使用許可をマイクロプロセツサに求める。
マイクロプロセツサからの許可に応動し、DMA
制御器はDACK１端子を介してRREQフリツプ
フロツプをリセツトし、前述の方法によりアドレ
スバス２５２にメモリアドレス信号を発生する。
しかしこの場合には、DMA制御器はWRリード
ではなくてRDリードを付勢し、メモリの指定さ
れた位置のデータが出力バツフアレジスタに転送
される。同様に、DMA制御器はIRRリードでは
なくORWリードを付勢し、データメモリからの
データを出力レジスタに書込むことを指定する。
DMA制御器は、ホストプロセツサによつて付勢
されたPDMAリードか、あるいはマイクロプロ
セツサによつて作られる特定の制御器アドレス及
びアドレスデコーダ２０９からのDMA1ENリー
ドのいずれかに応動してプログラムモードにな
る。DMA1ENリードは、インターフエイス制御
器２０５を指定するフイールドを持つアドレスバ
ス信号に応動してアドレスデコーダ２０９によつ
て付勢される。同様に、アドレスデコーダは、
MENHB及びMENLBリードを介してメモリ２
０７を付勢し、DMA2ENリードを介してインタ
ーフエイス制御器２０６を付勢し、USARTEN
リードを介してUSART２１０を付勢する。これ
らは、これらの装置を指定するアドレス信号のフ
イールドに応動して行われる。DMA制御器がマ
イクロプロセツサから制御器アドレス信号を受信
すると、マイクロプロセツサは初期メモリアドレ
ス及び語数をDMA制御器へ書込む。マイクロプ
ロセツサは、WRリードを付勢するとともにアド
レスバス２５２からDMA制御器をアドレスする
ことによつてこれを行う。DMA制御器に書込む
初期メモリアドレス及び語数はデータバス２５１
を介して送られる。DMA制御器が能動状態にな
ると、DMA制御器は初期メモリアドレスと語数
とを用いてデータメモリの特定の部分をアドレス
する。同様の方法で、マイクロプロセツサはアド
レスバス上のアドレスで指定し、RDリードを付
勢することによつてDMA制御器内のレジスタを
読出すことができる。これに応動して、制御器の
レジスタの内容がデータバス２５１に送られる。 DMA制御器は、ホストプロセツサによつて付
勢されるPDMAリードに応動してプロゲラムモ
ードになる。これはホストプロセツサがインター
フエイス装置を下降書込み準備モードにすること
によつて行われる。これは、状態レジスタの
PDMAリード及びLPMリードが付勢された時に
生じる。LPMリードが付勢されたことに応動し
て、インターフエイス制御器２０５は、オアゲー
ト８０５を介してHREQリードを付勢すること
によつてマイクロプロセツサがアドレス及びデー
タバスを使用することを禁止する。マイクロプロ
セツサによる使用が禁止されると、ホストプロセ
ツサは、ホストプロセツサアクセスバツフア８０
１及びアドレスバス２５２を介してDNA制御器
をアドレスすることにより、DMA制御器を直接
プログラムすることができる。インターフエイス
装置が下降書込み準備モードにあると、ホストプ
ロセツサはデータバス２５１の制御とアクセスが
可能となる。PDMAが付勢されていると、ホス
トプロセツサは、ホストプロセツサからの入力レ
ジスタ書込み命令に応動して、入力バツフアレジ
スタを介してデータバスをアクセスする。さら
に、PDMAリードが付勢されているとホストア
クセスバツフア８０１が付勢され、データバス上
のデータの選択されたビツトD8−D11がアドレ
ス２５２へ転送される。さらに、PDMAリード
が付勢されているため、DMA制御器が論理オア
ゲート８０７によつてプログラムモードになると
ともに、論理オアゲート８０６からWREQフリ
ツプフロツプのCLリードに信号が印加されるた
めに入力書込み要求は禁止される。 ホストアクセスバツフア８０１は６ケの公知の
３状態駆動器から成り、第９図に示されている。
データバスのビツトD8−D11上のデータは、
PDMAリードがこれらの駆動器を付勢すると、
それぞれ３状態駆動器９０３−９０６からアドレ
スバスのビツトA1−A4へ転送される。これらの
４ビツトは、データバスのリードＤ０−Ｄ７上の
データを書込むべきDMA制御器のレジスタをア
ドレスするのに用いられる。ホストプロセツサ
は、ホストアクセスバツフアへのIRWリードを
付勢し、次いでこのリードによつて駆動器９０２
を介してWRリードを付勢することによつてこの
動作を制御する。WRリードが付勢されると、
DMA制御器への書込み動作が付勢される。同様
の方法により、DMA制御器の特定のレジスタの
内容は、ホストプロセツサがORRリード及び駆
動器９０１を介してRDリードを駆動することに
よつて、データバスに読出される。このように、
ホストプロセツサはDMA制御器内の特定のレジ
スタの読出し及び書込みを行うことができる。さ
らに、ホストプロセツサは、初期メモリアドレス
及び語数を書込んで、DMA制御器が能動状態に
なつた時に、プログラムをメモリに下降書込みさ
せることができる。 メモリ２０７はランダムアクセスメモリであ
り、ホストプロセツサとデータセツトとの間で転
送されるデータのブロツク、及びインターフエイ
ス装置を介してのデータ転送を制御するためにマ
イクロプロセツサ２０８で用いられるプログラム
を蓄える。このメモリは、データバス２５１上の
データを受信し、これを、アドレスバス２５２上
のメモリアドレス信号で指定される位置に蓄え
る。２つのインターフエイス制御器及びマイクロ
プロセツサは、それぞれRD及びWRを付勢する
ことにより、メモリ位置の内容を読出すか、ある
いはメモリ位置にデータを書込むことができる。
さらに、アドレスデコーダ２０９は、MENHB
又はMENLBリードを付勢することにより、１バ
イト又は２バイトのデータ語をメモリから読出し
たりメモリに書込むことができる。 インターフエイス装置プロセツサ２０８はたと
えばインテルのモデル８０８６のような公知のマ
イクロプロセツサであり、インターフエイス装置
内でのデータ転送を制御する。マイクロプロセツ
サはアドレスバス２５１及びデータバス２５２に
接続され、制御器の他の装置へ命令を送出する。
さらに、アドレスビツトによつて他の装置をアド
レスするために、マイクロプロセツサはRD及び
WRリードを駆動することによつてこれらの装置
を付勢する。 インターフエイス制御器２０６は、インターフ
エイス制御器２０５のものと同様のDMA制御器
及びアドレスラツチを含み、USART２１０とデ
ータメモリ２０７との間の情報転送を制御する。
インターフエイス制御器２０５と異り、インター
フエイス制御器２０６はホストプロセツサからの
命令を受信せず、アドレス及びデータバスのアク
セス権を取る上でインターフエイス制御器２０５
及びプロセツサ２０８と干渉する。さらに、イン
ターフエイス制御器２０６は、インターフエイス
制御器２０５にあるようなホストアクセスバツフ
ア及び要求フリツプフロツプを含んでいない。し
かし、インターフエイス制御器２０６は、インタ
ーフエイス制御器２０５とほぼ同様の機能によつ
てUSART２１０とメモリ２０７との間でデータ
転送を行う。従つてその詳細の説明は行わない。 要約すると、インターフエイス制御器１０３
は、平常モード、下降書込みモード、及び下降書
込み準備モードの３つのモードを持つ。インター
フエイス装置のモードは、ホストプロセツサで書
込み可能な、PDMA及びLPM状態レジスタビツ
トによつて制御される。インターフエイス装置が
平常モードにあると、ホストプロセツサとデータ
セツト１０５の間で転送されるデータのパケツト
がメモリ２０７の入力及び出力バツフアに一時的
に書込まれる。ホストプロセツサからのデータは
インターフエイス制御器２０５の制御の下で入力
バツフアに書込まれ、インターフエイス制御器２
０６の制御の下でバツフアからデータセツト１０
５へ読出される。同様に、データセツト１０５か
らのデータは、インターフエイス制御器２０６の
制御の下でデータセツト１０５から出力バツフア
に書込まれ、インターフエイス制御器２０５の制
御のもとでバツフアからホストプロセツサに読出
される。従つて、ホストプロセツサは高速で動作
してデータパケツトを短時間で入力バツフアに書
込み、次いでデータセツトはこれよりはるかに遅
い速度で入力バツフアのデータを読出すことがで
きる。同様の機能は、データがデータセツトから
ホストプロセツサに送られる場合も出力バツフア
に関して行われる。 第１０図は、平常モードにあるインターフエイ
ス装置を介しての、ホストプロセツサ１０１とデ
ータセツト１０５との間のデータの流れを示して
いる。データをホストプロセツサからデータセツ
トに送るとき、ホストプロセツサは、命令及びデ
ータを含む直列語をインターフエイス装置に送信
し、入力レジスタ２０３に書込む。直並列変換器
２００は直列語を、情報バス２５０の並列フオー
マツトに変換する。この語の命令部は指令デコー
ダで復号され、これによりインターフエイス制御
器２０５はこの語のデータ部を入力バツフアレジ
スタに書込む。入力レジスタ２０３の内容を入力
バツフアと呼ぶメモリ２０７の位置に転送するた
めの要求がインターフエイス制御器２０５からプ
ログラム制御形マイクロプロセツサ２０８に出さ
れる。マイクロプロセツサがこの要求に許可を出
すと、インターフエイス制御器２０５はアドレス
及びデータバスにアクセスする。データブロツク
の最初の語はパケツト記述子を含んでいるのが普
通であり、これはマイクロプロセツサによつて解
釈されて、ホストプロセツサからのデータブロツ
クの全体がいつ受信されるかがわかる。インター
フエイス装置が平常モードにあると、入力バツフ
アの初期アドレス及び語数は、マイクロプロセツ
サによつて両方のインターフエイス制御器にプロ
グラムされている。よつて、インターフエイス制
御器２０５はこのメモリアドレス情報を用いて入
力バツフアレジスタ２０３に蓄えられたデータを
読出して、アドレスバス２５１上のアドレス信号
で指定されるメモリ２０７の入力バツフア位置へ
書込む。ホストプロセツサからさらに継続して送
られるパケツトも入力バツフアに書込まれ、デー
タブロツク全体が書込まれると遠隔データセンタ
への送信が可能となる。入力バツフアにデータブ
ロツクの全体が書込まれると、マイクロプロセツ
サ２０８はインターフエイス制御器２０６の制御
の下でUSART２１０へのデータの転送を開始す
る。USART２１０は並列データを直列形式に戻
し、インターフエイス２１１及びデータセツト１
０５を介して遠隔データセンタに送信する。 データセツト１０５からホストプロセツサにデ
ータを送るために、USARTはデータセツト１０
５の受信チヤネルを連続的に監視するようにプロ
ゲラムされている。受信されたデータのブロツク
全体がインターフエイス制御器２０６の制御のも
とでメモリ２０７の出力バツフアに書込まれる
と、マイクロプロセツサ２０８は状態レジスタ内
の１ビツトをセツトして、データブロツクの転送
が可能であることをホストプロセツサに知らせ
る。ホストプロセツサはこれに応動してインター
フエイス制御器２０５に出力レジスタ読出し命令
を送り、制御器２０５はメモリから出力レジスタ
へのデータパケツトの伝送を制御する。次いで出
力レジスタ内のデータは出力レジスタから読出さ
れホストプロセツサに送られる。この動作はデー
タブロツク内のすべてのデータ語がホストプロセ
ツサに送られるまで続けられる。 平常モードでは、インターフエイス装置１０３
は、データセツト１０５から受信されるデータ、
あるいはホストプロセツサから受信される命令と
データのいずれかに応動して、ホストプロセツサ
とデータセツト１０５との間のデータ転送を続け
る。メモリ２０７内のマイクロプロセツサのため
のプログラムが、たとえば停電やホストプロセツ
サの初期化等のために損われると、インターフエ
イス装置は平常モードを終了する。このような場
合には、マイクロプロセツサ２０８を制御するた
めのプログラムをメモリ２０７に再書込みする必
要がある。これは、ホストプロセツサが状態レジ
スタのPDMA及びLPMビツトに書込みを行うこ
とによつて実行される。これらのビツトがともに
セツトされると、インターフエイス装置１０３は
下降書込み準備モードになる。 インターフエイス装置が下降書込み準備モード
になると、ホストプロセツサにはホストアクセス
バツフアを介してアドレスバスへのアクセス権が
与えられ、インターフエイス制御器２０５のアド
レスが可能となる。ホストプロセツサは制御器レ
ジスタをアドレスし、マイクロプロセツサのため
のプログラムをメモリ２０７に書込むために用い
られる初期メモリアドレス及び語数を書込む。初
期メモリアドレス及び語数がインターフエイス制
御器２０５ヘ書込まれた後、ホストプロセツサは
状態レジスタのPDMA及びLPMビツトに書込み
を行つてインターフエイス装置を下降書込みモー
ドにする。 インターフエイス装置が下降書込みモードにな
ると、マイクロプロセツサのためのプログラムが
インターフエイス制御器２０５の制御の下でホス
トプロセツサからメモリ２０７に書込まれる。プ
ログラムのメモリ２０７への書込みが終了する
と、ホストプロセツサは再び状態レジスタへの書
込みを行い、インターフエイス装置を平常モード
にする。インターフエイス装置が平常モードにな
ると、マイクロプロセツサはインターフエイス装
置の制御を取り戻し、ホストプロセツサとデータ
セツト１０５との情報転送を制御する。 上記の直接メモリアクセスインターフエイス構
成は本発明の原理の実施例にすぎず、当業者にと
つては本発明の精神と範囲を逸脱することなく多
数の他の構成が可能であることはいうまでもな
い。
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