JPH04205233A

JPH04205233A - マイクロプロセッサの異常診断装置

Info

Publication number: JPH04205233A
Application number: JP2330394A
Authority: JP
Inventors: Soichi Kubota; 総一久保田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-11-30
Filing date: 1990-11-30
Publication date: 1992-07-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、マイクロプロセッサの異常監視・診断などに
利用されるマイクロプロセッサの異常診断装置に係り、
特に異常状態の保持技術を改良したマイクロプロセッサ
の異常診断装置に関する。

（従来の技術）一般に、マイクロプロセッサ中のＣＰＵか正常に動作し
ているか否かを監視するために、ウォッチドッグタイマ
（以下、ＷＤＴと呼ぶ）か使用されている。このＷＤＴ
は、ＣＰＵの動作状態を監視するタイマ装置であり、通
常、ソフトウェアによりリセット可能なカウンタ回路に
よって構成されている。

第３図はＣＰＵの異常状態を監視する従来装置の構成を
示す図である。同図において、１はタロツク信号を発生
するクロック発振器、２はＷＤＴを構成するカウンタ回
路、３はＣＰＵ、４はカウンタ回路２のオーバフローを
取り出すターミナルカウント信号線、５はＣＰＵ３に付
随する周辺回路である。

従って、以上のような装置においてカウンタ回路２は、
正常動作時、Ｉ１０コントロール線６を介してＣＰＵ３
により定期的にリセットされるのでオーバフローしない
ようになっている。一方、ＣＰＵ３の暴走等による異常
動作時、ＣＰＵ３からのリセット信号か途絶えるので、
カウンタ回路２はオーバフロー状態となってターミナル
カウント信号を発生する。その結果、ＣＰＵ３及びＣＰ
Ｕ周辺回路５はターミナルカウント信号を受けてリセッ
トされ、ＣＰＵ３が再びスタートする。

（発明が解決しようとする課題）前述のように、ＷＤＴの異常検出によりＣＰＵ３が再び
スタートするので、異常要因を調査することが困難なば
かりか、ソフトウェアの不良による暴走なのか、ハード
ウェアの異常によるハングアップなのかを解析する事す
らできない。

本発明は以上にような不具合を解決するためになされた
もので、異常時の状態を確実に保持でき、ひいては他の
ＣＰＵなどから異常要因を容易に解析可能なマイクロプ
ロセッサの異常診断装置を提供することを目的とする。

［発明の構成コ（課題を解決するための手段）本発明に係るマイクロプロセッサの異常診断装置は上記
課題を解決するために、１つまたは複数のマイクロプロ
セッサを有し、これらマイクロプロセッサの異常動作を
診断するマイクロプロセッサの異常診断装置において、
マイクロプロセッサの異常動作を検出する異常検出手段
と、マイクロプロセッサのバス状態を記憶する記憶手段
と、前記異常検出手段で検知された異常状態を保持する
と共に異常保持信号を出力する異常保持手段と、前記異
常保持手段から異常保持信号を受けたとき、マイクロプ
ロセッサのバス状態を定期的に記録する信号を抑止し前
記記憶手段の記憶状態を保持させる記憶抑止手段とを備
えた構成である。

（作　用）従って、本発明は以上のような手段を講じたことにより
、常時は定期的にマイクロプロセッサのバス状態を記憶
手段にて記憶しているが、前記マイクロプロセッサが異
常になったとき、その異常状態を異常検出手段で検出し
、異常保持手段に送出する。この異常保持手段では異常
状態を保持するとともに異常保持信号を記憶抑止手段に
送出する。ここで、記憶抑止手段は、異常保持信号を受
けると、マイクロプロセッサのバス状態を記憶手段にて
記憶させるよう動作する。

（実施例）以下、本発明の一実施例について図面を参照して説明す
る。尚、本実施例においては、マイクロプロセッサ中の
ＣＰＵの異常動作をＷＤＴにより監視し、異常診断情報
としてアドレス、データ。

ステータスの各バス状態を記録する例について述べる。

第１図は本発明装置の一実施例を示す構成図である。

１１は動作の基準信号となるクロックパルスを生成する
クロック発振器であって、この生成りロックパルスはク
ロック信号線１２を介してＣＰＵ１３および後記するカ
ウンタ回路に送られる。

このＣＰＵＩ　３は、所定のデータ処理を行った後、そ
の処理データをアドレスバス１４およびデータバス１５
を介してアドレス用ＦＩＦＯメモリ１６ａ、データ・ス
テータス用ＦＩＦＯメモリ１６ｂおよび周辺回路１７に
供給する一方、Ｉ１０コントロールバス１８を介してカ
ウンタ回路２０ヘリセット信号を供給する構成となって
いる。

このカウンタ回路２０は、クロック発振器１１から入力
されるクロックパルスを基準信号としてカウントを行う
一方、ＣＰＵ１３からリセット信号を受けるとカウンタ
内容を初期化して再カウントするが、ＣＰＵ１３からの
リセット信号かなくなってオーバフローするとＣＰＵＩ
　３が異常動作であると判断してターミナル信号バス２
１を介してＣＰＵ１３．異常状態保持回路２２および周
辺回路１７へ異常検出信号を送出する。

この異常状態保持回路２２は、例えば５Ｒ−Ｆ、Ｆ回路
で構成され、パワーオンリセット信号２３の入力によっ
てリセットし、ターミナル信号バス２１を介して異常検
出信号が入力されると異常状態を保持するとともに記憶
保持信号を記憶抑止回路２４へ送出する。

この記憶抑止回路２４は、例えばＮＡＮＤ回路で構成さ
れ、アドレス、データおよびステータスが確定するタイ
ミングで発生する通常書き込み指示信号か通常書き込み
指示信号バス２５を介して入力されるとＦＩＦＯメモリ
１６ａ、１６ｂへ記憶指示信号バス２６を介して記憶指
示信号を送出し、また異常状態保持回路２２から記憶保
持信号を受けると通常書き込み指示信号を抑止し、ＦＩ
ＦＯメモリ１６ｇ、１６ｂへ記憶指示信号を出力しない
。つまり、異常状態を保持するような制御を行う。

２７は異常発生後ＦＩＦＯメモ’Ｊ１６ａ。

１６ｂからアドレスデータおよびデータ・ステータス状
態を外部に取り出すための異常状態記録読み出し線であ
る。

次に、第１図のように構成されたマイクロプロセッサの
異常診断装置の動作を第２図を用いて説明する。

まず、電源か投入されると、時刻ｔ］て第２図（ｂ）に
示す如くパワーオンリセット信号２３かローレベル状態
Ｐ１となる。これ１こより、異常状態保持回路２２はリ
セットされ、第２図（ｄ）に示す如く記憶保持信号が記
憶保持を示すローレベル状態ＡＯとなる。

次に、時刻ｔ２において第２図（ｅ）に示すようにバス
２５の通常書き込み指示信号が書き込み指示を示すＥＮ
ＡＢＬＥ状態Ｎｌ（状態Ｎへル状態）となった時、記憶
抑止回路２４からローレベル状態Ｍ１の記録指示信号２
６（第２図（ｆ）参照）が出力される。この結果、ＦＩ
ＦＯメモリ１６ａおよび１６ｂ（第２図（ｇ）参照）に
アドレス、データ、ステータスが記録される。

その後、時刻ｔ３において第２図（ｇ）に示す如く通常
書き込みＸか行われた直後に、時刻ｔ４にてＣＰＵ１Ｂ
に何等かの異常か発生した場合（第２図（ａ）参照）、
カウンタ回路２０のオーバフローにより異常検出信号（
第２図（ｃ）参照）が異常の発生を示すローレベル状態
Ｔ１となる。

この時、異常状態保持回路２２ではローレベル状態Ｔ１
を受けて異常を示すＤＩＳＡＢＬＥ状態（ハイレベル状
態）ＡＩ、つまり第２図（ｄ）に示すような記憶保持信
号を出力する。その結果、記憶抑止回路２４は例えば時
刻ｔ５においてバス２５の通常書き込み指示信号が記録
指示を示す状態Ｎ２となっても第２図（ｆ）の如きハイ
レベル状態Ｍ２のままとなってＦＩＦＯメモリ１６ａ。

１６ｂによる書き込み記憶抑止するように動作する。従
って、ＦＩＦＯメモリ１６ａおよび１６ｂへの書き込み
が行われなくなり、以後、時刻ｔ６でパワーオンリセッ
ト信号（第２図（ｂ）参照）がローレベル状態Ｐ２にな
るまで、記憶保持信号は状態Ａ１のまま保持される。

従って、ＦＩＦＯメモリ１６ａ、１６ｂはＣＰＵに異常
が発生した時刻ｔ４の直前の時刻ｔ３の状態Ｘを保持し
ていることになる。

その結果、他のＣＰＵからＦｊＦＯメモリ１６ａ、１６
ｂの内容を読み出せば、容易に異常要因を解析すること
か可能となる。また、ＷＤＴエラーの発生報告はＬＥＤ
によるオペレータへの指示、あるいは割り込み動作によ
り他のＣＰＵに連絡する等が考えられる。

なお、時刻ｔ６において再度電源が投入されると、パワ
ーオンリセット信号（第２図（ｂ）参照）がローレベル
状態Ｐ２となり、ＦＩＦＯメモリ１６ａ、１６ｂへの記
録Ｓが再開される（第２図（ｇ）参照）。

従って、以上のような実施例の構成によれば、カウンタ
回路２０によってＣＰＵ１Ｂを監視し、異常検出時には
異常状態保持回路２２で異常状態を保持する一方、異常
保持信号を出力するので、記憶抑止回路２４ては通常書
き込み指示信号が発生しても状態記録指示信号の出力を
抑止することになり、異常状態発生前のアドレスおよび
データ。

ステータスをＦＩＦＯメモリ１６ｇ、１６ｂに保持でき
る。そして、この保持したＦＩＦＯメモリ１６ａ、１６
ｂの内容を調査することにより異常要因の解析を行うこ
とが可能で、ソフトウェアのバグを推測することができ
、ハードウェアの異常によるハングアップを検出するこ
とができる。ここで、通常書き込み指示信号２５は、ア
ドレス、データおよびステータスが確定するタイミング
で発生するか、カウンタ回路２０のオーバフロー時間を
このタイミング間隔よりも短く設定することにより、通
常書き込み指示信号２５が送出されるよりも早く異常状
態保持回路２２が動作して確実に異常状態発生前のアド
レスおよびデータ、ステータスをＦＩＦＯメモリ１６ａ
、１６ｂに保持させることができる。

なお、本発明は上記実施例に限定されるものではない。

例えば本実施例ではＣＰＵを監視したが、入出力装置を
監視しても良い。また、ＣＰＵの状態として、アドレス
線、データ線、ステータス線のデータを採取したが、シ
ステムによって他にもエラーｊｌｌ折に必要な信号があ
れば、それらを付加しても良い。

また、第１図のＦＩＦＯメモリ１６ａ、１６ｂをカスケ
ード接続で多段構成とすることにより、ＣＰＵ１３の直
前の状態たけてなく、異常か発生するまでの履歴を記憶
しておくこともでき、より詳細な解析が可能となる。

また、障害の発生はＬＥＤ等により操作者へ指示したり
、割り込み動作により他のＣＰＵへ連絡して障害の解析
を行わせる等構成しても良い。

さらに、他のＣＰＵからＦＩＦＯメモリ１６ａ。

１６ｂを読み出すロジックを、自身のＣＰＵ１３から読
み出すようにする構成もある。例えば、障害が発生して
ＣＰＵ１３にカウンタ回路２ｏからのリセット信号が入
力された時、ＣＰＵ１３で障害解析処理としてＦＩＦＯ
メモリ１６ａ、１６ｂから障害情報を読み出し、障害記
録用ファイルに記録したり、障害の内容を解析して診断
結果をプリンタにプリントアウトする等が考えられる。

その他、本発明はその要旨を逸脱しない範囲で種々変形
して実施可能である。

［発明の効果コ以上説明したように本発明によれば、異常時の状態を確
実に保持でき、他のＣＰＵなどで異常要因を容易に解析
できるマイクロプロセッサの異常診断装置を提供するこ
とができる。

【図面の簡単な説明】

第１図〜第２図は本発明の詳細な説明するために示した
もので、第１図は本発明装置の一実施例を示すブロック
図、第２図は本発明装置の動作を説明するタイミングチ
ャート、第３図は従来装置の構成図である。１１・・・クロック発振器、１３・・・ＣＰＵ。１６ａ・・・アドレス用ＦＩＦＯメモリ、１６ｂ・・・
データ、ステータス用ＦＩＦＯメモリ、１８・・・Ｉ１
０コントロール線、２０・・・カウンタ回路、２１・・
・ターミナル信号バス、２２・・・異常状態保持回路、
２３・・・パワーオンリセット信号、２４・・・記憶抑
止回路、２５・・・通常書き込み指示信号バス、２６・
・・記憶指示信号バス、２７・・・異常状態記録読み８
し線。出願人代理人　弁理士　鈴江武彦

Claims

【特許請求の範囲】１つまたは複数のマイクロプロセッサを有し、これらマ
イクロプロセッサの異常動作を診断するマイクロプロセ
ッサの異常診断装置において、マイクロプロセッサの異
常動作を検出する異常検出手段と、マイクロプロセッサのバス状態を記憶する記憶手段と、前記異常検出手段で検知された異常状態を保持すると共
に異常保持信号を出力する異常保持手段と、前記異常保持手段から異常保持信号を受けたとき、マイ
クロプロセッサのバス状態を定期的に記録する信号を抑
止し前記記憶手段の記憶状態を保持させる記憶抑止手段
とを備えたことを特徴とするマイクロプロセッサの異常診
断装置。