JPH04182835A - マルチプロセッサシステムのバス監視装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、一つのバスに複数台のプロセッサを接続した
マルチプロセッサシステムに係わり、特にバスを経由す
るアクセス動作に伴う異常発生を監視するマルチプロセ
ッサシステムのバス監視装置に関する。

（従来の技術） マルチプロセッサシステムは、例えば第３図に示すよう
に、アドレスバス、データバス、コントロールバス等か
らなる一つのバス１に各種情報処理を実行する１個また
は２個以上のＣＰＵ　（中央処理装置）が組込まれた複
数のプロセッサ２を接続したものである。

このようなマルチプロセッサシステムにおいては、一つ
のプロセッサが他のプロセッサと通信を行う場合は、バ
ス１の使用権を確保したのち、このバス１を経由して他
のプロセッサをアクセスする。したがって、バス１上に
は各プロセッサ２相互間で情報交換される各種制御情報
を含む全てのデータが送出される。

このようなマルチプロセッサシステムにおいて、一つの
プロセッサ２に何等かの異常が発生した場合、この異常
が発生したプロセッサを他のプロセッサがアクセスする
以外に、他のプロセッサは該当プロセッサに異常が生じ
たことを検出できなかった。したがって、異常発生の検
出が遅れる問題が生じる。

さらに、その発生した異常が重大な場合、この異常が発
生したプロセッサをアクセスした他のプロセッサも異常
発生したプロセッサから異常なデータを取込むので、そ
の異常が他のプロセッサに悪影響を与えて、他の正常な
プロセッサも異常に陥る懸念がある。したがって、ステ
ム全体の業務に重大影響を与える懸念がある。

（発明が解決しようとする課題） このように、従来のマルチプロセッサシステムにおいて
は、異常発生したプロセッサをアクセスして初めてその
異常が確認できる。すなわち、アクセスしたプロセッサ
のみしか該当プロセッサが異常発生したと把握できない
ので、各プロセッサが異常発生を知らない状態で情報処
理が継続される。したがって、場合によっては、無駄と
判ってい情報処理を行う問題がある。また、重大異常の
発見が遅れる懸念もある。

本発明このような事情に鑑みてなされたものであり、異
常発生時点のバス上の信号状態をラッチしておくことに
より、他の各プロセッサが異常発生を簡単に知ることが
でき、異常発生に対して即座に対処でき、異常発生に起
因する損傷を最小限に抑制できるマルチプロセッサシス
テムのバス監視装置を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 上記課題を解消するために本発明は、一つのバスに複数
台のプロセッサを接続すると共に、各プロセッサはバス
を介して他のプロセッサに対するアクセスを行うマルチ
プロセッサシステムの異常発生を監視するマルチプロセ
ッサシステムのバス監視装置において、 ラッチ信号が人力する毎に、その時点におけるバス上の
信号状態をラッチする共通バスラッチ回路と、各プロセ
ッサのバスを経由するアクセスの開始を検出する毎に、
共通バスラッチ回路へラッチ信号を送出するアクセス開
始検出回路と、各プロセッサのアクセス動作におけるエ
ラーを検出してエラー検出信号を出力するエラー検出回
路と、このエラー検出回路のエラー検出信号に応動して
、ラッチ信号の共通バスラッチ回路への入力を禁止する
ラッチ禁止回路とを備えたものである。

（作用） このように構成されたマルチプロセッサシステムのバス
監視装置によれば、マルチプロセッサシステムが正常に
動作している期間においては、一つのプロセッサからバ
スを介して他のブロモ・ソサに対するアクセスが開始さ
れると、共通バスラッチ回路に対してラッチ信号が印加
される。その結果、その時点でバス上の信号状態が共通
バスラッチ回路にラッチされる。したがって、アクセス
が発生する毎に、共通バスラッチ回路にラッチされてい
るバス上の信号状態が最新の信号状態に更新される。

そして、アクセス過程で何等かのエラーが発生した場合
には、エラー検出信号にてラッチ禁止回路が動作して、
ラッチ信号が遮断される。よって、共通バスラッチ回路
はエラー発生時点におけるバス上の信号状態がラッチさ
れたままとなり、更新されない。したがって、この共通
バスラッチ回路にはエラー状態の信号状態が記録されて
いるので、他のプロセッサはこの共通バスラッチ回路を
アクセスすることによって、エラー情報を把握できる。

（実施例） 以下本発明の一実施例を図面を用いて説明する。

第２図は実施例のバス監視装置が組込まれたマルチプロ
セッサシステムを示す模式図である。アドレスバス、デ
ータバス、コントロールバス等からなる一つのバス４に
各種情報処理を実行する１個または２個以上のＣＰＵ　
（中央処理装Ｋ）が組込まれたＮ個ののプロセッサ５と
１台のバス監視装置６が接続されている。

このようなマルチプロセッサシステムにおいては、一つ
のプロセッサ５が他のプロセッサ５と通信を行う場合は
、バス４の使用権を確保１７たのち、このバス４を経由
して他のプロセッサ５をアクセスする。したかって、バ
ス４上にはこのプロセッサ５相互 全てのデータが送出される。

バス監視装置６は例えば第１図に示すように構成されて
いる。

すなわち、バス４に直接共通バスラッチ回路７が接続さ
れている。そして、この共通バスラッチ回路７はラッチ
端子ＬＥの信号レベルがハイ（Ｈ）レベルからロー（Ｌ
）レベルに変化するタイミングでバス４上の信号状態を
取込んでラッチする。

したがって、ラッチ端子ＬＥへＬレベルのラッチ信号ａ
が印加される毎に、共通バスラッチ回路７にラッチされ
ている信号状態が最新の信号状態に更新される。また、
この共通バスラッチ回路７はバス４に直接接続されてい
るので、各プロセッサ５はこの共通バスラッチ回路７に
ラッチされている信号状態を自由に読取ることが可能で
ある。

また、アクセス開始検出回路８，エラー検出回路９およ
び制御部１０が入出力ボート１１を介【７てバス４に接
続されている。

アクセス開始検出回路８は、バス４を構成するコントロ
ールバス内の予め定められた特定の１本または複数本の
信号線の信号状態を監視し、一つのプロセッサ５から他
のプロセッサ５に対するアクセス開始を示す信号変化を
検出する。アクセス開始を検出すると、ラッチ禁止回路
１２を介して前記共通バスラッチ回路７のラッチ端子Ｌ
ＥへＬレベルのラッチ信号ａを送出する。具体的には、
アクセス開始を検出したアクセス開始検出回路８から出
力されるＬレベルのラッチ信号はアクセス禁止回路１２
内のインバータ１２ａでレベル反転されてナントゲート
１２ｂの一方の入力端子へ入力される。このナントゲー
ト１２ｂの他方の入力端子にはエラー検出回路９からエ
ラー検出信号すが入力されるか、エラーを検出していな
い状態においては、このエラー検出信号すはハイ（Ｈ）
レベルである。したがって、ナントゲート１２ｂが成立
して、このナントゲート１２ｂから共通バスバッファ回
路７へＬレベルのラッチ信号ａか印加される。よって、
共通パスバッファ回路７はその時点におけるバス４の信
号状態を取込んでラッチする。すなわち、ラッチ信号ａ
はラッチ禁止回路１２をそのまま通過することになる。

エラー検出回路９は、前記バス４のアドレスバス、デー
タバス、コントロールバスの各信号状態を監視して、一
つのプロセッサ５が他のプロセッサ５をアクセスする過
程で何等からの異常が発生したか否かを監視する。そし
て、異常を検出するとＬレベルのエラー検出信号すをラ
ッチ禁止回路１２のナントゲート１２ｂおよび制御部１
０へ送出する。この異常発生と判断する手法は例えば次
のようになる。アクセス時間が異常に長い場合をエラー
と判断する。また続出信号に対応するデータがバスに出
力されなかった場合をエラーと判断する。

エラー検出回路９からＬレベルのエラー検出信号すが出
力されると、ナントゲート１２ｂが不成立になり、ナン
トゲート１２ｂから共通バスラッチ回路７のラッチ端子
ＬＥへＬレベルのラッチ信号ａが印加されることはない
。エラー検出信号すが出力されると、共通バスラッチ回
路７にラッチされているバス４の信号状態は、たとえ次
のアクセスが開始されたとしても更新されることはない
。

制御部１０はＬレベルのエラー検出信号すを受領すると
、入出力ポート１１およびバス４を介して各プロセッサ
５にエラー発生情報を送信する。

各プロセッサ５はバス監視装置６からエラー発生情報を
受信すると、前記共通バスラッチ回路７にラッチされて
いるバス４の異常発生時の信号状態を読取る。そして、
この読取った信号状態から、異常が発生したプロセッサ
５を特定すると共に、異常種類を特定する。

このように構成されたマルチプロセッサシステムのバス
監視装置において、各ブロラッサが正常に他のプロセッ
サをアクセスしている状態においては、アクセスが開始
される毎に、共通バスラッチ回路７にラッチされている
バス４の信号状態が最新の状態に更新されていく。そし
て、バス４上において何等かのアクセス異状が発生する
と、共通バスラッチ回路７にラッチされている異常発生
時の信号状態は更新されない。したがって、バス監視装
置６からエラー発生情報を受領した各プロセッサ５はそ
の共通バスラッチ回路７にラッチされている異常発生時
の信号状態を読出すことによって、異常発生のプロセラ
〜すおよび異常種類を判断できる。

したがって、その異常発生に対応する処置を迅速に実行
できる。よって、異常発生時におけるシステムの損傷を
最小限に抑制できる。

したがって、第３図に示す従来システムのように、他の
プロセッサに異常が発生したにも係わらず、その異常発
生に気付かずに、そのまま通常の処理を続行することを
未然に防止できる。よって、マルチプロセッサシステム
全体の安全性を向上できる。

〔発明の効果コ 以上説明したように、本発明のマルチプロセッサシステ
ムのバス監視装置によれば、異常発生時点のバス上の信
号状態をラッチしている。したかって、そのラッチされ
た信号状態から他の各プロセッサが異常が生じたプロセ
ッサおよび異常種類を特定できる。よって、異常発生に
対して即座に対処でき、かつ異常発生に起因する損傷を
最小限に抑制できる。

【図面の簡単な説明】

第１図は実施例のマルチプロセッサシステムのバス監視
装置を示すブロック図、第２図は同実施例装置が組込ま
れたマルチプロセッサシステム全体を示す模式図、第３
図は従来のマルチプロセッサシステムを示す模式図であ
る。 ４・・・バス、５・・・プロセッサ、６・・・バス監視
装置、７・・・共通バスラッチ回路、８・・・アクセス
開始検出回路、９・・・エラー検出回路、１０・・・制
御部、１１・・・入出力ボート、１２・・・ラッチ禁止
回路。 出願人代理人　弁理士　鈴江武彦 第１図 ム 第２図　　　　′

Claims (1)

1. 【特許請求の範囲】 一つのバスに複数台のプロセッサを接続すると共に、各
   プロセッサは前記バスを介して他のプロセッサに対する
   アクセスを行うマルチプロセッサシステムの異常発生を
   監視するマルチプロセッサシステムのバス監視装置にお
   いて、 ラッチ信号が入力する毎に、その時点における前記バス
   上の信号状態をラッチする共通バスラッチ回路と、前記
   各プロセッサのバスを経由するアクセスの開始を検出す
   る毎に、前記共通バスラッチ回路へラッチ信号を送出す
   るアクセス開始検出回路と、前記各プロセッサのアクセ
   ス動作におけるエラーを検出してエラー検出信号を出力
   するエラー検出回路と、このエラー検出回路のエラー検
   出信号に応動して、前記ラッチ信号の前記共通バスラッ
   チ回路への入力を禁止するラッチ禁止回路とを備えたマ
   ルチプロセッサシステムのバス監視装置。