JPH04205794A - データ遅延回路 - Google Patents
データ遅延回路Info
- Publication number
- JPH04205794A JPH04205794A JP2332858A JP33285890A JPH04205794A JP H04205794 A JPH04205794 A JP H04205794A JP 2332858 A JP2332858 A JP 2332858A JP 33285890 A JP33285890 A JP 33285890A JP H04205794 A JPH04205794 A JP H04205794A
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- JP
- Japan
- Prior art keywords
- data
- memory
- input
- input data
- terminal
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、データ遅延回路に関し、更に詳しくは、遅延
量の大きな回路に関する。
量の大きな回路に関する。
〈従来の技術〉
第５図はデータ遅延回路の従来例である。図において、
１〜Ｎはレジスタであり、隣接するレジスタのＱ端子と
Ｄ端子は順次接続され、各クロック端子には共通にクロ
ックが入力されている。
１〜Ｎはレジスタであり、隣接するレジスタのＱ端子と
Ｄ端子は順次接続され、各クロック端子には共通にクロ
ックが入力されている。
入力データはクロックに同期してレジスタ］からＮに向
かって順次移動し、レジスタＮからＮクロック労連れた
入力データが出力データとして出力される。
かって順次移動し、レジスタＮからＮクロック労連れた
入力データが出力データとして出力される。
〈発明が解決しようとする課題〉
しかし、上述回路は、Ｎの値が小さい場合は簡＋１１−
に実現できるか、Ｎか数百、数［−の値になると事実上
実現は不可能となる。
に実現できるか、Ｎか数百、数［−の値になると事実上
実現は不可能となる。
本発明はこのような点に鑑みてなされたものであり、そ
の目的は、大きな遅延量を持つ回路も安価に構成できる
データ遅延回路を提供することにある。
の目的は、大きな遅延量を持つ回路も安価に構成できる
データ遅延回路を提供することにある。
く課題を解決するための手段〉
上記課題を解決する本発明は、
入力データを所要遅延量分保持するための容量を有する
メモリと、 該メモリに勾えるアドレスを発生するアドレスカウンタ
と、 該アドレスカウンタに入力データの入力サイクル毎に異
なった初期値を与える初期値発生手段と、前記メモリか
ら読み出されるデータを保持する 、レジスタ、 とで構成されたことを特徴とするものである。
メモリと、 該メモリに勾えるアドレスを発生するアドレスカウンタ
と、 該アドレスカウンタに入力データの入力サイクル毎に異
なった初期値を与える初期値発生手段と、前記メモリか
ら読み出されるデータを保持する 、レジスタ、 とで構成されたことを特徴とするものである。
〈作用〉
Ｎ個のデータを保持するメモリへの入力データの入力サ
イクル毎の書き込みアクセスは１回、読み出しアクセス
はＮ−１回実行される。
イクル毎の書き込みアクセスは１回、読み出しアクセス
はＮ−１回実行される。
〈実施例〉
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明に係るデータ遅延回路の一実施例の回路
図である。図において、１１は遅延すべきデータを保持
するメモリ、１２は初期値がロード可能なメモリアドレ
スを発生ずるアドレスカウンタであり、Ｑ端子はメモリ
１１のＡ端子に接続されるとともに加算器１３のＡ端子
に接続されている。加算器１３はアドレスカウンタ１２
の出力にデータとして′２”を加算するものであり、Ｂ
端子には２”が１ニアえられ、ｆ端子はアドレスカウン
タ１２のＤＩ端子に接続されている。１４は入力データ
のバッファであり、メモリ］］のＩ１０端子に接続され
ている。該メモリ１０のＩ１０端子にはレジスタ１５の
Ｄ端子も接続されている。
図である。図において、１１は遅延すべきデータを保持
するメモリ、１２は初期値がロード可能なメモリアドレ
スを発生ずるアドレスカウンタであり、Ｑ端子はメモリ
１１のＡ端子に接続されるとともに加算器１３のＡ端子
に接続されている。加算器１３はアドレスカウンタ１２
の出力にデータとして′２”を加算するものであり、Ｂ
端子には２”が１ニアえられ、ｆ端子はアドレスカウン
タ１２のＤＩ端子に接続されている。１４は入力データ
のバッファであり、メモリ］］のＩ１０端子に接続され
ている。該メモリ１０のＩ１０端子にはレジスタ１５の
Ｄ端子も接続されている。
レジスタ］５のＱ端子はレジスタ１６のＤ端子に接続さ
れている。］７は制御回路であり、メモリ１１のＷＥ端
子に書き込みイネーブル信号をＬ−ｉえ、アドレスカウ
ンタ１２のＬＤ端子にロード信号を与え、アドレスカウ
ンタ１２及び各レジスタ］５゜１６のクロック端子にク
ロックをｌｊえ、バッファ１４に出力制御信号を−りえ
る。
れている。］７は制御回路であり、メモリ１１のＷＥ端
子に書き込みイネーブル信号をＬ−ｉえ、アドレスカウ
ンタ１２のＬＤ端子にロード信号を与え、アドレスカウ
ンタ１２及び各レジスタ］５゜１６のクロック端子にク
ロックをｌｊえ、バッファ１４に出力制御信号を−りえ
る。
このような構成において、入力データはバッファ１４を
介してメモリ１１のＩ１０端子に加えられる。メモリ１
１のＡ端子にはアドレスカウンタ１２からアドレスが加
えられる。該アドレスカウンタ１２には入力データの入
力サイクル毎に加算器１３から出力されるデータが初期
値としてロードされる。１入力ザイクル期間中における
メモリ１１のアクセス回数は、例えば４個のデータを保
持する場合には、読み出しサイクルが３回、書き込みサ
イクルが１回の合計４回になる。
介してメモリ１１のＩ１０端子に加えられる。メモリ１
１のＡ端子にはアドレスカウンタ１２からアドレスが加
えられる。該アドレスカウンタ１２には入力データの入
力サイクル毎に加算器１３から出力されるデータが初期
値としてロードされる。１入力ザイクル期間中における
メモリ１１のアクセス回数は、例えば４個のデータを保
持する場合には、読み出しサイクルが３回、書き込みサ
イクルが１回の合計４回になる。
第２図は第１図の動作を説明するタイミングチャートで
ある。図において、（ａ）は（ｂ）の入力データのクロ
ックを表している。（Ｃ）はアドレスカウンタ１２に与
えられるクロックであり、（ｄ）は該アドレスカウンタ
１２の出力すなわちメモリアドレスを表している。（ｅ
）はアドレスカウンタ１２にＩｊ、えられるカウンタロ
ード信号をを表している。（ｆ）はアドレスカウンタ１
２に初期値としてロードされる加算器１３の出力を表し
、（ｇ）はメモリ書き込みイネーブル信号を表している
。（ｈ）はメモリ読み出しデータを表している。（ｉ）
はバッファ］４の出力イネーブル信号を表している。（
ｊ）はレジスタ１５にラッチするためのクロックを表し
、（１０はレジスタ１５の出力を表し、（１）はレジス
タ１６の出力を表している。
ある。図において、（ａ）は（ｂ）の入力データのクロ
ックを表している。（Ｃ）はアドレスカウンタ１２に与
えられるクロックであり、（ｄ）は該アドレスカウンタ
１２の出力すなわちメモリアドレスを表している。（ｅ
）はアドレスカウンタ１２にＩｊ、えられるカウンタロ
ード信号をを表している。（ｆ）はアドレスカウンタ１
２に初期値としてロードされる加算器１３の出力を表し
、（ｇ）はメモリ書き込みイネーブル信号を表している
。（ｈ）はメモリ読み出しデータを表している。（ｉ）
はバッファ］４の出力イネーブル信号を表している。（
ｊ）はレジスタ１５にラッチするためのクロックを表し
、（１０はレジスタ１５の出力を表し、（１）はレジス
タ１６の出力を表している。
これにより、遅延すべき入力データを保持するメモリの
アクセス回数は例えば４個のデータを保持する場合には
合計４回になり、高速処理が可能になる。
アクセス回数は例えば４個のデータを保持する場合には
合計４回になり、高速処理が可能になる。
第３図は本発明の他の実施例の回路図であり、第１図と
同一の部分には同じ番号をｆｌけている。
同一の部分には同じ番号をｆｌけている。
第３図の回路と第１図の回路の異なる点は、アドレスカ
ウンタ１２に初期値を与える初期値発生手段としてカウ
ンタ１８を用いていることである。
ウンタ１２に初期値を与える初期値発生手段としてカウ
ンタ１８を用いていることである。
第４図は第３図の動作を説明するタイミングチャートで
ある。図において、（ａ）〜（ｅ）は第２図と同様であ
る。（ｆ）はカウンタ１８の出力を表している。該カウ
ンタ１８は（ａ）の入力クロックと同一のクロックに従
ってインクリメントされ、そのカウントデータがアドレ
スカウンタ］２に初期値として与えられる。なお、第４
図では第３図の（ｇ）以降も同様なので省略している。
ある。図において、（ａ）〜（ｅ）は第２図と同様であ
る。（ｆ）はカウンタ１８の出力を表している。該カウ
ンタ１８は（ａ）の入力クロックと同一のクロックに従
ってインクリメントされ、そのカウントデータがアドレ
スカウンタ］２に初期値として与えられる。なお、第４
図では第３図の（ｇ）以降も同様なので省略している。
〈発明の効果〉
以上詳細に説明したように、本発明によれば、次のよう
な効果が得られる。
な効果が得られる。
遅延すべきデータの保持に安価なメモリを使用している
。従って、特に遅延量が大きい場合には安価にデータ遅
延回路が構成できる。そして、メモリへのアクセスは、
Ｎ個のデータを保持する場合には入力データの入力ザイ
クル毎の書き込みアクセスは１回、読み川しアクセスは
１１１回にな 。
。従って、特に遅延量が大きい場合には安価にデータ遅
延回路が構成できる。そして、メモリへのアクセスは、
Ｎ個のデータを保持する場合には入力データの入力ザイ
クル毎の書き込みアクセスは１回、読み川しアクセスは
１１１回にな 。
す、処理速度の向上か可能である。
該データ遅延回路は、デジタル信号処理で移動平均演算
等を行う際に有益である。
等を行う際に有益である。
第１図は本発明に係るデータ遅延回路の一実施例の回路
図、 第２図は第１図の動作を説明するタイミングチャート、 第３図は本発明に係るデータ遅延回路の他の実施例の回
路図、 第４図は第３図の動作を説明するタイミングチャート、 第５図はデータ遅延回路の従来例である。 １１・・・メモリ １２・・・アドレスカウンタ
１３・・・加’Ｉｆ−器１．４・バッファ１５．１６・
・レジスタ ］７・・制御回路 ］８・・・カウンタ（初期値発生） 弘 １に 「−− 込 へ
図、 第２図は第１図の動作を説明するタイミングチャート、 第３図は本発明に係るデータ遅延回路の他の実施例の回
路図、 第４図は第３図の動作を説明するタイミングチャート、 第５図はデータ遅延回路の従来例である。 １１・・・メモリ １２・・・アドレスカウンタ
１３・・・加’Ｉｆ−器１．４・バッファ１５．１６・
・レジスタ ］７・・制御回路 ］８・・・カウンタ（初期値発生） 弘 １に 「−− 込 へ
Claims (1)
- 【特許請求の範囲】 入力データを所要遅延量分保持するための容量を有する
メモリと、 該メモリに与えるアドレスを発生するアドレスカウンタ
と、 該アドレスカウンタに入力データの入力サイクル毎に異
なった初期値を与える初期値発生手段と、前記メモリか
ら読み出されるデータを保持するレジスタ、 とで構成されたことを特徴とするデータ遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2332858A JPH04205794A (ja) | 1990-11-29 | 1990-11-29 | データ遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2332858A JPH04205794A (ja) | 1990-11-29 | 1990-11-29 | データ遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04205794A true JPH04205794A (ja) | 1992-07-27 |
Family
ID=18259594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2332858A Pending JPH04205794A (ja) | 1990-11-29 | 1990-11-29 | データ遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04205794A (ja) |
-
1990
- 1990-11-29 JP JP2332858A patent/JPH04205794A/ja active Pending
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