JPH04206100A

JPH04206100A - 半導体記憶装置

Info

Publication number: JPH04206100A
Application number: JP2337447A
Authority: JP
Inventors: Kenji Noguchi; 健二野口; Tatsunori Koshiyou; 古庄　辰記; Isao Nojiri; 勲野尻
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-11-30
Filing date: 1990-11-30
Publication date: 1992-07-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はビツト誤りを検出し訂正する回路を備えた半
導体記憶装置に関するものである。

〔従来の技術〕

近年半導体記憶装置は高集積化に伴うソフトエラー或は
セル構造上からくるデータの繰り返し書き込み／消去に
伴うセルの破壊等による誤動作対策として、誤り検出・
訂正（Ｅｒｒｏｒ　Ｃｈｅｃｋｉｎｇ　ａｎｄｅｏｒｒ
ｅｅｔｉｎｇ＋以下ＥＣＣと称す）機能を持以下ＥＣ中
るＥＣＣ回路を同一半導体基板上に備えたものが多い。

第３図は従来のＥＣＣ回路を有するＥＥＰＲＯＭの回路
ブロック図、第４図はメモリセルの断面図、第５図は検
査ビット生成回路の論理回路図、第６図はＥＣＣ回路の
論理回路図である。図において、（１）は主データ記憶
用メモリセルアレイ（ｌａ）と、検査データ記憶用メモ
リセルアレイ（１ｂ）とから成るメモリセルアレイ、（
２）はＸアドレスバッファ、（３）はＸデコーダであり
、入力信号ｘ０〜ｘ１はＸアドレスバッファ（２）で検
出・波形整形・増幅され、これを受けたＸデコーダ（３
）によって、主データ記憶用メモリセルアレイ（１ａ）
の所定のワード線が選択されろ。（４）はＹアドレスバ
ッファ、（５）はＸデコーダ、（６）はＹゲート回路で
あり、入力信号Ｙ０〜Ｙ、はＹアドレスバッファ（４）
で検出・波形整形・増幅され、これを受けたＸデコーダ
（５）によって、Ｙゲート（６）を介して主データ記憶
用メモリセルアレイ（１ａ）の所定のビット線が選択さ
れる。（７）はデータが入出力されるデータビン、（８
）は入力バッファであり、データビン（７）から入力さ
れたデータ　（Ｄｏ〜Ｄ？）は、入力バッファ（８）で
検出・波形整形・増幅され、Ｙゲート回路（６）を介し
て主データ記憶用メモリセルアレイ（１ａ）のビット線
に伝えられ、下記コラムラッチ高圧スイッチにラッチさ
れる。（９）は検査ビット生成回路であり、入力バッフ
ァ（８）から出力されたデータを検査して４ビツトの検
査ビットデータＰ１〜Ｐ４を生成する。

そうして、検査ピントデータＰ１〜Ｐ４はＹゲート回路
（６）を介して検査データ記憶用メモリセルアレイ　（
１ｂ）のビット線に伝えられ、コラムラッチ高圧スイッ
チにラッチされる。鯛はセンスアンプで、Ｙゲート回路
（６）を介して読み出されるメモリセルアレイ（１）中
のデータを検出し増幅する。（１１）ばＥＣＣ回路で、
センスアンプααを介して読み出されたデータを検査し
、若し１ビツトの故障ビットが生じている時には、自動
的に検出して訂正する。（１２）は出力バッファで、Ｅ
ＣＣ回路（１１）より出力されるデータは出力バッファ
（１２）を経てデータビン（７）より外部へ出力されろ
。（１３）は側部信号バッファ、（１４）は読み出し／
書き込み制陣回路、（１５）は消去／プログラム側部回
路、（１６）は高圧発生回路、（１７）は読み出し制御
回路であり、これらの回路（１３）〜（１７）は、チッ
プ・イネイブル信号Ｃ百、出力イネイブル信号ＯＥ、ラ
イト°イネイブル（ｇ号ＷＥ等に応して、メモリセルア
レイ（１）内のデータを読み／書き／出力させたり、チ
ップを動作状態／待機状態にしたりするための制御回路
である。（１８）はコラムラッチ高圧スイッチで・入力
データＤｏ−Ｄ７及び検査ビットデータＰ１〜Ｐ４をラ
ッチするとともに、プログラム時にビン１へ線へ、消去
時にコントロールゲート線へ高電圧を印加する。（１９
）はワードライン高圧スイッチて、プログラム／消去時
にワード線へ高電圧を印加する。

（９１）は検査ビット生成回路（９）の排他的論理和回
路（ＥＸＯＲ回路）　、（１０１）　ハｉ　モ！Ｊ−ｔ
’／Ｉ＝、（１０２）は選択トランジスタ、（１０３）
はメモリトランジスタで、各トランジスタ（１０２）、
　（１０３）によってメモリセル（１０１）を構成する
。（１（１４）はメモリトランジスタのドレイン及び選
択トランジスタのソース、（１０５）はメモリトランジ
スタ（］０３）のフローティノグゲ−１・である。各回
路（１２１１〜（１２４）は共にＥＣＣ＠路（１１）を
構成するものであり、（１２１）は入力ビットと検査ビ
ットを検査するための排他的論理和回路（ＥＸＯＲ回路
）　、（１２２）はインバータ回路、（１２３１は論理
積回路（Ａ　Ｎ　Ｄ回路）、（１２４）はビット誤りを
訂正するためのＥＸＯＲ回路、ＷＬはワード線、ＢＬは
ビット線、ＯＧＬはコントロールゲート線である。

次に、ＥＥＰＲＯＭの動作について下記の順に従って説
明する。

■、メモリセルにおける消去及びプログラム動作。

■、データの書き込み動作。

■、データの読み出し動作。

■：メモリセルにおける消去及びプログラム動作メモリ
セル（１０１）は第４図の断面図に示すように、メモリ
トランジスタ（１０３）のゲートは絶縁層（図示せず）
て覆われた２層構造となっている。そうして、フローテ
ィングゲート（１０５）に正・負の電荷を蓄積すること
によって、メモリトランジスタ（１０３）のしきい値電
圧を変化させ、ｕ（、＋＋、＋“１″の２値データを記
憶させている。

フローティングゲート（１０５）　　とメモリトランジ
スタのドレイン及び選択トランジスタのソース（１０４
）が対向する部分の一部の絶縁層は、非常に薄い酸化膜
で形成されており、この部分を通じて電子をトンネルさ
せる。

消去動作とは、フローティングゲート（１０５）に電子
を注入して、メモリトランジスタ（１０３）のしきい値
電圧を高い方にシフトさせ、データ“１”を記憶させる
ことをいい、ＢＬを接地電位とし、ＷＬとＣＧＬに高電
圧を印加して達成される。

プログラム動作とは、フローティングゲート（１０５）
から電子を引き抜いて、メモリトランジスタ（１０３）
のしきい値電圧を低い方にシフトさせ、データ″θ″を
記憶させることをいい、ＣＧＬを接地電位とし、ＷＬと
ＢＬに高電圧を印加して達成される。

■：データの書き込み動作まず、信号ＣＥ及びＷＥが入力されると、制御回路（１
３）〜（１６）の回路が形成される。

そうして、アドレスバッファ（２）及びＸデコーダ（３
）を経て入力される信号によってＷＬが選択され、Ｙア
ドレスバッファ（４１，Ｙデコーダ（５）及ヒＹゲート
回路（６）を経て入力される信号によってＢＬが選択さ
れる。

そこで、８本のデータビン（７）を介してデータＤ０〜
Ｄ７が入力されると、入力バッファｆ８１．Ｙゲート回
路（６）を経て主データ記憶用メモリセルアレイ（１ａ
）のＢＬに伝えられ、コラムラッチ高圧スイッチ（１８
）にラッチされる。

一方、入力バッファ（８）の出力は検査ビット生成回路
（９）にも入力され、ここで４ビツトの検査ビットデー
タタが生成されて、Ｙゲート回路（６）を経て検査デー
タ記憶用メモリセルアレイ（ｌｂ）のＢＬに伝えられ、
コラムラッチ高圧スイッチ（１８）にラッチされる。

ここで、入力データＤ　ｏ−Ｄ　、から検査ビットデー
タＰ８〜Ｐ４を生成するのは、例えば第５図に示すよう
に、データＤ０〜Ｄ、を入力する８本の信号線の内、４
本若しくは５本のＥＸＯＲ回路（９１）で生成される。

例えば、入力データＤ０〜Ｄ７が順に（０，１゜０．１
，０，１，０，１）であるとすれば、検査ビットデータ
Ｐ、〜Ｐ４は順に　（０，１，１，１）となる。アドレ
ス及びデータのラッチが完了すると、コラムラッチ高圧
スイッチ（１８）及びワードライン高圧スイッチ（１９
）に高電圧が供給されて、メモリセルアレイ（１）が活
性化される。そうして、上記メモリセルにおける消去／
プログラムの動作の要領に従って、所望のメモリトラン
ジスタにデータが書き込まれる。

■：データの読み出し動作まず、信号σＴ及び丁Ｔが入力されろと、制御回路（１
３）、　（１４）、　（１７）のラインが形成され、セ
ンスアンプＱＯ）と出力バッファ（１２）が活性化され
る。

そうして、Ｘアドレスバッファ（２）及びＸデコーダ（
３）を経て入力される信号によってＷＬが選択され、Ｙ
アドレスバッファ（４１，Ｙデコーダ（５１及びＹゲー
ト回路（６）を経て入力されろ信号によってＢＬが選択
されろと、メモリトランジスタ内の所望のデータＤ０〜
Ｄ、、Ｐ、〜Ｐ４が、ＢＬ、Ｙゲート回路（６）及びセ
ンスアンプ００）を経てＥＣＣ回路（１１）へ入力され
る。

即ち、データＤ０〜Ｄ、、Ｐ、〜Ｐ４は、書き込み時に
検査ビット生成回路（９）で選択したものと同じ組合せ
で、まずＥＸＯＲ回路（１２１）に入力される。

ところが、検査ビットデータＰ１〜Ｐ４＋よ、それぞれ
に対応する入力データ　（例えばＰｌの場合はＤｏ。

ＤＩ、Ｄ’２ｐ　Ｄ：ｌ）（’）　”　１”　（Ｄ数ヲ
予メｒｌｉ数トナルヨうに決めたのであるから、メモリ
トランジスタ（１０３）に故障を生じていなければ、Ｅ
ＸＯＲ回路（１２１）の一方の出力Ｍ０〜Ｍ４はすべて
゛Ｌ″レベルとなり、他方のインバータ回路（１２２）
を介した反転出力Ｍ、−Ｍ、はすべて゛Ｈ゛°レベルと
なる。

すると、次段のＡＮＤ回路（１２３）の出力はすべてＩ
Ｉ　Ｌ　Ｉ＋レベルとなり、結局、最終段のＥＸＯＲ回
路（１２４）の出力Ｄ０．〜Ｄ、ａとしては、すべて入
力データＤ０〜Ｄ７がそのまま出力されることになる。

次に、メモリトランジスタの中の１個が故障して１ビツ
ト、例えばデータＤ３が本来゛″１″となるべきものが
を０”となって入力された場合を考える。

そうすルト、Ｅ　Ｘ　ＯＲ回路（１２１）　ノ内、ＥＸ
ＯＲｌの入力データは（０，１，０，０，Ｏ）、ＥｘＯ
Ｒ４の入カデ　９は（１，０，０，１，１）となり、出
力Ｍ工２Ｍ４はいずれも“Ｈ″レベル出力「、■−はい
ずれも“Ｌ″レベルなる。出力Ｍ、、Ｍ、はデータＤ、
の入力がないので、いずれも“Ｌ”レベルとなる。

従って、次段のＡＮＤ回路（１２３）においては、ＡＮ
Ｄ４の入力データが（１，１，１，１）となるので出力
はＨ”レベルとなるが、他のＡＮＤ回路の出力はすべて
“Ｌ”レベルとなる。

ＡＮＤ回路（１２３）の出力がＩ　Ｌ　ｎレベルであれ
ば、次段のＥＸＯＲ回路（１２４）の出力は、もう−方
の入力信号、即ちデータＤ０〜Ｄ７と同相のレベルが出
力される。

この例においては、ＡＮＤ、を除くすべてのＡＮ０回路
の出力が″Ｌ″レベルであるから、出力Ｄｏ、〜Ｄ２Ａ
及びＤ　ｎａ〜Ｄ　７ｍとして【よ、入力データＤ０〜
Ｄ２及びＤ４〜Ｄ７がそのまま出力される。

一方、出力Ｄ３ａとしては、ＡＮＤ４の出力がＨ”レベ
ルであるから、ＥＸＯＲ，３に入力されろ他方のデータ
Ｄ３の反転されたものとなる。

このようにして、故障したメモリトランジスタのデータ
Ｄ３はＥＣＣ回路（１１）において検出・訂正され、出
力バッファ回路（１２）を経て、入力された時と同じデ
ータＤ。−Ｄ７がデータビン（７）から出力される。

なお、上記説明ではメモリセルアレイ（１）へ−緒に書
き込んだデータ（ＤＯ〜Ｄ７及びＰ１〜ｐ４）の１２ビ
ツトの中で、データＤ０〜Ｄ７の１個にビット誤りを生
じた場合を示したが、データＰ□〜Ｐ４の１個にビット
誤りを生じてもカウンタ回路（２０）ではカウントされ
、ＥＣＣ回路（１１）からは正常なデータＤ０〜Ｄ７が
出力される。

〔発明が解決しようとする課題〕

従来のＥＥＰＲＯＭは以上の様に構成されてぃなので、
同一バイト内でビット誤りが１ビット有り、ＥＣＣ回路
にて検出・訂正されても、ビット誤りがなく　ＥＣＣ回
路で訂正されない場合においても、いずれもＥＣＣ回路
を経由して出力され、ビット不良を持たないチップでも
ＥＣＣ回路を経由することによってのみアクセスタイム
（読み出し時間）を遅らせるという問題点があった。

この発明には上記のような問題点を解消するためになさ
れたもので、アクセスタイムを遅らせることのない半導
体記憶装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体記憶装置は、予めビット誤りを持
っていない場合には、データの出力経路はＥＣＣ回路を
経由しないようにしたものである。

〔作用〕

この発明における半導体記憶装置は、ビット誤りのない
場合にはＥＣＣ回路を経由せず出力することにより、ア
クセスタイムを速くする。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例であるＥＣＣ回路を有するＥＥ
ＰＲＯＭの回路ブロック図、第２図は第１図における通
常のデータの読み出しとＥＣＣを経由しない読み出しを
制御する回路の一実施例を示す回路図で、なお、図中符
号（１）〜（１９）及び記号は上記従来のものと同−又
は相当のものである。

図において、（２０）はビット誤りがない時にＥＣＣ回
路（１］）を経由せずに出力できるように記憶する記憶
素子を含むＥＣＣカット記憶素子回路である。

（２１０１（２１１）はトランスファゲート、Ｑ　ｐ　
ｐ　Ｑ　ＮはそれぞれＰチャンネル型とＮチャンネル型
のＭＯＳトランジスタで、各トランスフアゲ−）　（２
１０）（２１１）を構成する。また、ＥＣＣカット記憶
素子回路（２０）は容量（２１２）、ヒユーズ（２１３
）、Ｐチャンネル型ＭＯＳトランジスタ（２１４）　、
Ｐチャンネル型ＭＯ３）ランジスタ（２１５）、Ｎチャ
ンネル型ＭＯＳ＋−ランジスタ（２１Ｂ）、インバータ
（２１７）により構成される。

なお、第２図（ａ）においてはＤｏの場合のみを図示し
ているが、他のＤ２〜Ｄ７も同様の構成をしている。

次に動作について説明する。

チップの良／不良をチエツクするテストにおいて、通常
の読み出しで良品となりビット誤りが１ビツトもないこ
とが判ったら、レーザーを利用して、ヒユーズ（２１３
）を溶断する。するとヒユーズ（２１３）が切れている
から、ＭＯＳトランジスタ（２１５）　（２１Ｂ）の出
力信号、ＥＣＣは“Ｌ”レベル、インバータ（２１７）
の出力信号ＥＣＣは゛′Ｈ″レベルとなる。

これらの信号がそれぞれトランスファゲート（２１０）
、　　（２１１）に入力されると、トランスフアゲ−）
　（２１０）ハｏ　Ｎ　Ｌ、　　トランスフアゲ−）　
（２］、１１＋！ＯＦＦする。

すなわち、Ｄ・の信号は排他的論理和（１，２４）を経
由せずにＤ　ａ＆とな抄出力バッファへ伝わっていく。

また、テストにおいてビット誤りを確認したら、レーザ
ーにてヒユーズ（２１３）を溶断することはできない。

するとヒユーズ（２１３）は切れておらず、インバータ
（２１５，２１６）の出力信号ＥＣＣは“Ｈ”レベル（
ｇ号ＥＣＣは″Ｌ″レベルとなる。

そして、これらの信号が、トランスファゲート（２１０
’ｌ　（２１１）に入力されると、トランスファゲート
（２１０）は０ＦＦＬ、トランスファゲート（２１１）
はＯＮする。

すなわち、Ｄｏの信号は通常の読み出しと同様ＥＸＯＲ
（１２４）ｅ　（ＥＣＣ回路）を経由１ｉ−ｃＤｏ。

となり出力バッファへ伝わっていく。

ここで、チップの良／不良をチエツクする際に行なうビ
ット故障があるかないかをチエツクする方法について説
明する。

これは上述したことをしてみればよいことであるが、ヒ
ユーズを一度切ってしまったら再び元へは戻らないから
貝掛は土間−になるようにする。

すなわちヒユーズ（２１３）を切らずに信号ＥＣＣを“
Ｌルベルに（ｇ　号Ｅ　ＣＣを″Ｈ”レベルにしてやり
、チップが良／不良のいずれかになるかをチエツクすれ
ばよい。

例えば、制＠信号入力ピンのいずれかに通常のレベルよ
りも高いレベル（例えば１０Ｖ程度）を印加した際に上
のようなモードになるようにして置けばよい。

なお、上記実施例ではＥＥＰＲＯＭの場合について説明
したが、ＥＦＲＯＭ或いはマスクＲＯＭであってもよく
、又ＥＣＣカット記憶素子としてヒユーズを用いた場合
について説明したが、ＥＥＰＲＯＭ、ＥＰＲＯＭの不揮
発性記憶素子であってもよい。

〔発明の効果〕

以上のようにこの発明によれば、ＥＣＣ回路を備えた半
導体記憶装置にビット故障をもたない場合にはＥＣＣ回
路を経由せずに出力できるようにしたので、アクセスタ
イムの中で無駄な部分を省略することができ少しでもア
クセスタイムを速（できるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例であるＥＣＣ回路を有する
ＥＥＦＲＯＭの回路ブロック図、第２図（ａ　）　（ｂ
　）は第１図のＥＣＣ回路を経由する／しないを制御す
る回路の一実施例を示す回路図、第３図は従来のＥＣＣ
回路を有するＥＥＰＲＯＭの回路ブロック図、第４図は
メモリセルの断面図、第５図は検査ビット生成回路の論
理回路図、第６図はＥＣＣ回路の論理回路図である。図において、（１）はメモリセルアレイ、（１ａ）は主
データ記憶用メモリセルアレイ、（１ｂ）は検査データ
記憶用メモリセルアレイ、（２１はＸアドレスバッファ
、（３）ハスデコーダ、ｆ４１はＹアドレスバッファ、
（５）はＹデコーダ、（６）はＹゲート回路、（７）は
データビン、（８）は入力バッファ。（９）は検査ビッ
ト生成回路、（１０１はセンスアンプ、（１１）はＥＣ
Ｃ回路、（１２）は出力バッファ、（１３）は制御信号
バッファ、（１４）は読み出し／書き込み制御回路、（
１５）は消去／プログラム制御回路、（１６）は高圧発
生回路、（１７）は読み出し制御回路、（１８）はコラ
ムラッチ高圧スイッチ、（１９）はワードライン高圧ス
イッチ、（２０）はＥＣＣカット記憶素子、（１０１）
メモリセル、（２１２）は容量、（２１３）はヒユーズ
、＋２１４）　（２１５）は、ＰチャネルＭＯ５）ラン
ジスタ、（２１Ｂ）　ＮチャネルＭＯ３）ランジスタ、
（２１７）はインバータを示す。なお、図中、同一符号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】

　メモリセルから読み出した信号のビット誤りを検出し
訂正する回路を備えた半導体記憶装置において、上記ビ
ット誤りを持たない時には上記ビット誤りを検出し訂正
する回路を経由しない様にできる記憶素子と回路を備え
たことを特徴とする半導体記憶装置。