JPH04206972A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04206972A JPH04206972A JP2339395A JP33939590A JPH04206972A JP H04206972 A JPH04206972 A JP H04206972A JP 2339395 A JP2339395 A JP 2339395A JP 33939590 A JP33939590 A JP 33939590A JP H04206972 A JPH04206972 A JP H04206972A
- Authority
- JP
- Japan
- Prior art keywords
- film
- type
- groove
- epitaxial growth
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に溝構造のゲートを有す
るパワーＭＯ８ＦＥＴに関する。
るパワーＭＯ８ＦＥＴに関する。
従来の溝構造を有するパワーＭＯ８ＦＥＴは第５図に示
すようにゲートを形成する溝内部をＮ型缶結晶シリコン
膜６とリン珪酸カラス膜１１とによって埋設する構造（
例えばＩＥＥＥ ＴＲＡＮＳＡＣＴＩ−ＯＮＳ ＯＮ
ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ、ＶＯＬ、ＥＤ−３
２、Ｎα１．１９８５．ＰＰ、２−６）であるか第６図
に示すように溝内部をＮ型缶結晶シリコン膜６と酸化膜
を介して埋設したノンドープの多結晶シリコン膜１２で
埋設し溝上部の多結晶シリコン膜を酸化し二酸化シリコ
ン膜を形成した構造（例えば■Ｅ Ｅ Ｅ ＴＲＡＮＳ
ＡＣＴＩＯＮ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ
Ｓ。
すようにゲートを形成する溝内部をＮ型缶結晶シリコン
膜６とリン珪酸カラス膜１１とによって埋設する構造（
例えばＩＥＥＥ ＴＲＡＮＳＡＣＴＩ−ＯＮＳ ＯＮ
ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ、ＶＯＬ、ＥＤ−３
２、Ｎα１．１９８５．ＰＰ、２−６）であるか第６図
に示すように溝内部をＮ型缶結晶シリコン膜６と酸化膜
を介して埋設したノンドープの多結晶シリコン膜１２で
埋設し溝上部の多結晶シリコン膜を酸化し二酸化シリコ
ン膜を形成した構造（例えば■Ｅ Ｅ Ｅ ＴＲＡＮＳ
ＡＣＴＩＯＮ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ
Ｓ。
ＶＯＬ、ＥＩ）−３４，Ｎｏ、４．１９８７．ＰＰ、９
２６−９３０）となっていた。
２６−９３０）となっていた。
この従来の溝構造を有するパワーＭＯ８ＦＥＴのように
溝内部の埋設を多結晶ソリコン膜で埋設し表面を酸化す
る第６図の構造では熱酸化時に溝上部にストレスが発生
し溝周辺での欠陥、ゲート酸化膜の耐圧劣化といった問
題が発生した。また第５図に示すようにリン珪酸ガラス
膜を用いると溝平坦化のため熱処理を施しリフローした
後、クラックがリン珪酸ガラス膜に入るといった問題が
あった。この現象は溝深さを深くすればより顕著になっ
ていく。
溝内部の埋設を多結晶ソリコン膜で埋設し表面を酸化す
る第６図の構造では熱酸化時に溝上部にストレスが発生
し溝周辺での欠陥、ゲート酸化膜の耐圧劣化といった問
題が発生した。また第５図に示すようにリン珪酸ガラス
膜を用いると溝平坦化のため熱処理を施しリフローした
後、クラックがリン珪酸ガラス膜に入るといった問題が
あった。この現象は溝深さを深くすればより顕著になっ
ていく。
本発明の半導体装置は第］導電型半導体基板上に形成さ
れた第１導電型のエピタキシャル成長層と、第２導電型
のベース領域と第２導電型のソース領域とソース領域の
上表面からエピタキシャル成長層へ達する側壁および底
部に二酸化シリコン膜を有するゲートとなる溝とによっ
て構成された半導体装置において、溝が多結晶シリコン
膜とボロン原子とリン原子を含む二酸化シリコン膜によ
り埋設されている。
れた第１導電型のエピタキシャル成長層と、第２導電型
のベース領域と第２導電型のソース領域とソース領域の
上表面からエピタキシャル成長層へ達する側壁および底
部に二酸化シリコン膜を有するゲートとなる溝とによっ
て構成された半導体装置において、溝が多結晶シリコン
膜とボロン原子とリン原子を含む二酸化シリコン膜によ
り埋設されている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図である。図のように
Ｎ＋型シリコン膜１と約６μｍ厚のＮ−型エピタキシャ
ル成長層２と、約１．５μｍ厚のＰ型ベース領域３と、
０５μ深さのＮ”型ソース領域７と、Ｎ＋型ンース領域
γを通りＮ″′型エピタキシャル成長層２に達するゲー
トとなる約４μ深さの溝を約５００入庫の二酸化シリコ
ン膜５とＮ型多結晶シリコン膜６と溝内部を埋設充填す
るボロンリン珪酸ガラス膜８により構成されている。こ
のように溝構造とすることによりゲートに接するベース
領域の幅を精度良く形成できるだけでなくゲートを溝と
することによる素子の微細化にも有効である。また溝の
充填をボロンリン珪酸ガラス膜８により埋設しているた
め従来構造で問題となるＷｔ 内部のクラックの発生、
ストレスの発生といった問題は生じない。次に本実施例
の工程順断面図を第３図（ａ）から（ｃ）に示し説明す
る。
Ｎ＋型シリコン膜１と約６μｍ厚のＮ−型エピタキシャ
ル成長層２と、約１．５μｍ厚のＰ型ベース領域３と、
０５μ深さのＮ”型ソース領域７と、Ｎ＋型ンース領域
γを通りＮ″′型エピタキシャル成長層２に達するゲー
トとなる約４μ深さの溝を約５００入庫の二酸化シリコ
ン膜５とＮ型多結晶シリコン膜６と溝内部を埋設充填す
るボロンリン珪酸ガラス膜８により構成されている。こ
のように溝構造とすることによりゲートに接するベース
領域の幅を精度良く形成できるだけでなくゲートを溝と
することによる素子の微細化にも有効である。また溝の
充填をボロンリン珪酸ガラス膜８により埋設しているた
め従来構造で問題となるＷｔ 内部のクラックの発生、
ストレスの発生といった問題は生じない。次に本実施例
の工程順断面図を第３図（ａ）から（ｃ）に示し説明す
る。
第３図（ａ）はＮ＋型シリコン基板１上にエピタキシャ
ル成長法により約５〜７μｍ厚にＮ−型エピタキシャル
成長層２を形成しさらにボロン原子を拡散法あるいはイ
オン注入法により約２μｍ深さに選択的に形成し写真蝕
刻法により図のようにＮ−型エピタキシャル成長層２に
達する溝を約１５μ〜２．０μ幅に選択的に形成しゲー
ト酸化膜となる二酸化シリコン膜５を約５００入庫に熱
酸化法により形成したところである。
ル成長法により約５〜７μｍ厚にＮ−型エピタキシャル
成長層２を形成しさらにボロン原子を拡散法あるいはイ
オン注入法により約２μｍ深さに選択的に形成し写真蝕
刻法により図のようにＮ−型エピタキシャル成長層２に
達する溝を約１５μ〜２．０μ幅に選択的に形成しゲー
ト酸化膜となる二酸化シリコン膜５を約５００入庫に熱
酸化法により形成したところである。
次に第３図（ｂ）に示すように多結晶シリコン膜６を２
５００人厚に形成し拡散法によりリン原子を添加しＮ型
に転換する。次に写真蝕刻法によりＮ型多結晶シリコン
膜６を選択的除去しイオン注入法によりリン原子あるい
はヒ素原子を選択的に添加し、Ｎ＋型ソース領域７を図
のように形成する。二酸化シリコン膜５を選択的に除去
しボロンリン珪酸ガラス膜を約２μｍ厚に減厚ＣＶＤ法
により堆積する。この後第１図に示すように８５０℃か
ら９５０℃の熱処理を行いリフローした後エッチバック
をフッ化水素酸などの方法で行いＮ型多結晶シリコン膜
５上に約２０００人残るまで行い、次いで写真蝕刻法に
よりＮ“ソース領域７およびＰ型ベース領域３上のボロ
ンリン珪酸ガラス膜８を選択的に除去しアルミ電極９を
選択的に形成する。本実施例で示したように溝内部を埋
設にボロン珪酸ガラス膜８を使用し９００℃程度の熱処
理でリフローし平坦化するために溝でのストレスは非常
に小さい。第７図に溝部のラマンピークのΔωのシフト
量を多結晶シリコン埋設とボロンリン珪酸ガラス膜埋設
とを比較して示す。△ωの大きい方が相対的にストレス
は大きいが溝の周囲で多結晶シリコン膜がボロンリン珪
酸ガラス膜よりΔωは２倍以上大きなストレスが入って
いる。
５００人厚に形成し拡散法によりリン原子を添加しＮ型
に転換する。次に写真蝕刻法によりＮ型多結晶シリコン
膜６を選択的除去しイオン注入法によりリン原子あるい
はヒ素原子を選択的に添加し、Ｎ＋型ソース領域７を図
のように形成する。二酸化シリコン膜５を選択的に除去
しボロンリン珪酸ガラス膜を約２μｍ厚に減厚ＣＶＤ法
により堆積する。この後第１図に示すように８５０℃か
ら９５０℃の熱処理を行いリフローした後エッチバック
をフッ化水素酸などの方法で行いＮ型多結晶シリコン膜
５上に約２０００人残るまで行い、次いで写真蝕刻法に
よりＮ“ソース領域７およびＰ型ベース領域３上のボロ
ンリン珪酸ガラス膜８を選択的に除去しアルミ電極９を
選択的に形成する。本実施例で示したように溝内部を埋
設にボロン珪酸ガラス膜８を使用し９００℃程度の熱処
理でリフローし平坦化するために溝でのストレスは非常
に小さい。第７図に溝部のラマンピークのΔωのシフト
量を多結晶シリコン埋設とボロンリン珪酸ガラス膜埋設
とを比較して示す。△ωの大きい方が相対的にストレス
は大きいが溝の周囲で多結晶シリコン膜がボロンリン珪
酸ガラス膜よりΔωは２倍以上大きなストレスが入って
いる。
これによりボロンリン珪酸ガラス膜を溝の埋設材として
使用することは非常に有効であることは明らかである。
使用することは非常に有効であることは明らかである。
次に第２の実施例の断面図を第２図に示す。第２の実施
例ではＮ型多結晶シリコン膜６とボロンリン珪酸ガラス
膜８ａは溝内部に埋設した構造となっているためＮ型多
結晶シリコン膜６のパターニングが不要であるためさら
に微細化が可能である。第２の実施例を工程順に説明す
る。第３図＝６一 （ｂ）までは第１の実施例と同一である。次に第４図に
示すようにボロンリン珪酸ガラス膜８を約２．５μｍに
減圧ＣＶＤ法により堆積し約８５０℃〜９５０℃でリフ
ローを行いエッチバックをＮ型多結晶シリコン膜６が露
出するまで行う。
例ではＮ型多結晶シリコン膜６とボロンリン珪酸ガラス
膜８ａは溝内部に埋設した構造となっているためＮ型多
結晶シリコン膜６のパターニングが不要であるためさら
に微細化が可能である。第２の実施例を工程順に説明す
る。第３図＝６一 （ｂ）までは第１の実施例と同一である。次に第４図に
示すようにボロンリン珪酸ガラス膜８を約２．５μｍに
減圧ＣＶＤ法により堆積し約８５０℃〜９５０℃でリフ
ローを行いエッチバックをＮ型多結晶シリコン膜６が露
出するまで行う。
次に第２図に示すように露出したＮ型多結晶シリコン膜
６と、二酸化シリコン膜５を順次除去しイオン注入法に
よりＮ型不純物原子を選択しＮ＋型ソース領域７を形成
し二酸化シリコン膜１０をＣＶＤ法により約２０００大
写に堆積し写真蝕刻法により選択的に二酸化シリコン膜
ＩＯを除去しアルミ電極９を選択的に形成している。
６と、二酸化シリコン膜５を順次除去しイオン注入法に
よりＮ型不純物原子を選択しＮ＋型ソース領域７を形成
し二酸化シリコン膜１０をＣＶＤ法により約２０００大
写に堆積し写真蝕刻法により選択的に二酸化シリコン膜
ＩＯを除去しアルミ電極９を選択的に形成している。
本第２の実施例では溝の開口から溝の埋設までを自己整
合で形成することが可能であり工程短縮・簡略化といっ
た面でも有効である。
合で形成することが可能であり工程短縮・簡略化といっ
た面でも有効である。
以」二説明したように本発明は溝構造のゲート内の埋設
を多結晶シリコン膜の他にボロンリン珪酸ガラス膜で埋
設しているため溝部での応力の発生は小さく信頼性の高
いゲート形成が可能である。
を多結晶シリコン膜の他にボロンリン珪酸ガラス膜で埋
設しているため溝部での応力の発生は小さく信頼性の高
いゲート形成が可能である。
第１図は本発明の第１の実施例の断面図、第２図は本発
明の第２の実施例の断面図、第３図（ａ）〜（ｃ）は本
発明の第１の実施例の工程順断面図、第４図は本発明の
第２の実施例の途中工程の断面図、第５図は従来の実施
例、第６図は従来の第２の実施例の断面図、第７図は溝
周辺のラマンピークシフトによるストレスの説明図であ
る。 １・・・・・Ｎ＋型シリコン基板、２・・・・・・Ｎ−
型エピタキシャル成長層、３・・・・・Ｐ型ベース領域
、４・・・・・・溝、５・・・・二酸化シリコン膜、６
・・・・・・Ｎ型多結晶シリコン膜、７・・・・・・Ｎ
＋型ソース領域、８・・・・・・ボロンリン珪酸ガラス
膜、９・・・・・アルミ電極、１０・・・・二酸化シリ
コン膜、１１・・・・・・リン珪酸ガラス膜、１２・・
・・・・多結晶シリコン膜。 代理人 弁理士 内 原 音
明の第２の実施例の断面図、第３図（ａ）〜（ｃ）は本
発明の第１の実施例の工程順断面図、第４図は本発明の
第２の実施例の途中工程の断面図、第５図は従来の実施
例、第６図は従来の第２の実施例の断面図、第７図は溝
周辺のラマンピークシフトによるストレスの説明図であ
る。 １・・・・・Ｎ＋型シリコン基板、２・・・・・・Ｎ−
型エピタキシャル成長層、３・・・・・Ｐ型ベース領域
、４・・・・・・溝、５・・・・二酸化シリコン膜、６
・・・・・・Ｎ型多結晶シリコン膜、７・・・・・・Ｎ
＋型ソース領域、８・・・・・・ボロンリン珪酸ガラス
膜、９・・・・・アルミ電極、１０・・・・二酸化シリ
コン膜、１１・・・・・・リン珪酸ガラス膜、１２・・
・・・・多結晶シリコン膜。 代理人 弁理士 内 原 音
Claims (1)
- 第１導電型の半導体基板上に形成された第１導電型のエ
ピタキシャル成長層と、前記エピタキシャル成長層の上
表面より形成した、第２導電型の不純物原子を添加した
ベース領域と、前記ベース領域の上表面より選択的に形
成された第１導電型の不純物原子を添加したソース領域
と、前記ソース領域の上表面より垂直方向に形成され少
くとも前記エピタキシャル成長層に達し側壁および底部
に二酸化シリコン膜を有する溝とにより構成された半導
体装置において、前記溝が多結晶シリコン膜および少く
ともボロン原子とリン原子を含む二酸化シリコン膜によ
り埋設されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2339395A JPH04206972A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2339395A JPH04206972A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04206972A true JPH04206972A (ja) | 1992-07-28 |
Family
ID=18327071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2339395A Pending JPH04206972A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04206972A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430315A (en) * | 1993-07-22 | 1995-07-04 | Rumennik; Vladimir | Bi-directional power trench MOS field effect transistor having low on-state resistance and low leakage current |
| JP2006140523A (ja) * | 2006-01-10 | 2006-06-01 | Seiko Instruments Inc | 縦形ｍｏｓトランジスタ及びその製造方法 |
| JP2007043210A (ja) * | 2006-11-15 | 2007-02-15 | Mitsubishi Electric Corp | トレンチ構造を有する半導体装置及びその製造方法 |
| US7883965B2 (en) | 2006-07-31 | 2011-02-08 | Hynix Semiconductor Inc. | Semiconductor device and method for fabricating the same |
-
1990
- 1990-11-30 JP JP2339395A patent/JPH04206972A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430315A (en) * | 1993-07-22 | 1995-07-04 | Rumennik; Vladimir | Bi-directional power trench MOS field effect transistor having low on-state resistance and low leakage current |
| JP2006140523A (ja) * | 2006-01-10 | 2006-06-01 | Seiko Instruments Inc | 縦形ｍｏｓトランジスタ及びその製造方法 |
| US7883965B2 (en) | 2006-07-31 | 2011-02-08 | Hynix Semiconductor Inc. | Semiconductor device and method for fabricating the same |
| US8933509B2 (en) | 2006-07-31 | 2015-01-13 | SK Hynix Inc. | Semiconductor device and method for fabricating the same |
| JP2007043210A (ja) * | 2006-11-15 | 2007-02-15 | Mitsubishi Electric Corp | トレンチ構造を有する半導体装置及びその製造方法 |
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