JPH0423425B2 - - Google Patents
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- JPH0423425B2 JPH0423425B2 JP61141924A JP14192486A JPH0423425B2 JP H0423425 B2 JPH0423425 B2 JP H0423425B2 JP 61141924 A JP61141924 A JP 61141924A JP 14192486 A JP14192486 A JP 14192486A JP H0423425 B2 JPH0423425 B2 JP H0423425B2
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- JP
- Japan
- Prior art keywords
- film
- groove
- trench
- forming
- insulating film
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、特にダイナミツクメモリ
ー素子に関する。
ー素子に関する。
従来の技術
半導体装置の中でもダイナミツクメモリー
（DRAM）はその容量増大のために最も微細化が
要求されるものの一つであり、そのために狭くて
深い溝の側壁に電荷を蓄える溝キヤパシターが提
案され、その構造、あるいは製造方法が提案され
試みられている。
（DRAM）はその容量増大のために最も微細化が
要求されるものの一つであり、そのために狭くて
深い溝の側壁に電荷を蓄える溝キヤパシターが提
案され、その構造、あるいは製造方法が提案され
試みられている。
これらのなかで素子間を電気的に分離するため
の分離溝の側壁をキヤパシターとして利用する方
法は小さなメモリーセル面積で大きな蓄積電荷が
得られるため大容量DRAMを実現する有効な方
法である。
の分離溝の側壁をキヤパシターとして利用する方
法は小さなメモリーセル面積で大きな蓄積電荷が
得られるため大容量DRAMを実現する有効な方
法である。
以下に分離溝の側壁にキヤパシターを形成する
従来の技術を説明する。
従来の技術を説明する。
第２図において３はSi基板に形成した溝、１
０，４は各々ｎ形、ｐ形不純物層、７はSiO2膜
である。
０，４は各々ｎ形、ｐ形不純物層、７はSiO2膜
である。
表面にSiO2膜２を形成したｐ形Si基板１に写
真蝕刻法で形成したホトレジストをマスクにして
SiO2膜２を反応性イオンエツチング（RIE）法で
エツチングし、さらにSiO2膜２をマスクにして
Si基板１をエツチングすることによつて溝３を形
成する。適切な洗浄の後溝３の内壁を形成するSi
基板にｎ形不純物を添加しｎ形不純物層１０を形
成する（第２図ａ）。
真蝕刻法で形成したホトレジストをマスクにして
SiO2膜２を反応性イオンエツチング（RIE）法で
エツチングし、さらにSiO2膜２をマスクにして
Si基板１をエツチングすることによつて溝３を形
成する。適切な洗浄の後溝３の内壁を形成するSi
基板にｎ形不純物を添加しｎ形不純物層１０を形
成する（第２図ａ）。
ｎ形不純物層１０は薄いほうが望ましいため、
Si中の拡散係数の小さいAsがｎ形不純物として
選ばれることが多く、その添加方法はたとえば
Asを含むSiO2膜（Asガラス膜）を溝３内壁上に
形成し熱処理によつてSi基板１中にAsを熱拡散
させる方法、Asを含む雰囲気中でSi基板１を加
熱して直接溝３内壁のSi基板１中にAsを熱拡散
させる方法、あるいは溝３の側壁に対して斜めの
方向に加速したイオンを照射する等の方法が用い
られる。
Si中の拡散係数の小さいAsがｎ形不純物として
選ばれることが多く、その添加方法はたとえば
Asを含むSiO2膜（Asガラス膜）を溝３内壁上に
形成し熱処理によつてSi基板１中にAsを熱拡散
させる方法、Asを含む雰囲気中でSi基板１を加
熱して直接溝３内壁のSi基板１中にAsを熱拡散
させる方法、あるいは溝３の側壁に対して斜めの
方向に加速したイオンを照射する等の方法が用い
られる。
次に溝３の底面をなすSi基板１中にＢを添加し
てｐ形不純物層４を形成し、溝３の対向する側面
に形成されたｎ形不純物層１０間の電気的な分離
を図る（第２図ｂ）。Ｂの添加方法は溝３の側面
に注入されないようにSi基板１表面に垂直な方向
に加速したＢイオンをすでに底面に形成されたｎ
形不純物層１０のｎ形不純物よりも十分多い量だ
け注入することによつて溝底面にｐ形不純物層４
を形成する。
てｐ形不純物層４を形成し、溝３の対向する側面
に形成されたｎ形不純物層１０間の電気的な分離
を図る（第２図ｂ）。Ｂの添加方法は溝３の側面
に注入されないようにSi基板１表面に垂直な方向
に加速したＢイオンをすでに底面に形成されたｎ
形不純物層１０のｎ形不純物よりも十分多い量だ
け注入することによつて溝底面にｐ形不純物層４
を形成する。
続いて溝３内壁に熱酸化方法によつてキヤパシ
ター絶縁膜となる薄いSiO2膜７を形成する（第
２図ｃ）。
ター絶縁膜となる薄いSiO2膜７を形成する（第
２図ｃ）。
ｎ形不純物であるＰを添加した多結晶Si膜８を
形成しエツチバツク法を用いることによつて溝３
内に多結晶Si膜８を埋め込み、さらに溝３の上部
の多結晶Si膜８を除去してCVD法で形成した
SiO2膜９を埋め込むことによつて分離溝の側壁
にキヤパシターを形成する（第２図ｄ）。
形成しエツチバツク法を用いることによつて溝３
内に多結晶Si膜８を埋め込み、さらに溝３の上部
の多結晶Si膜８を除去してCVD法で形成した
SiO2膜９を埋め込むことによつて分離溝の側壁
にキヤパシターを形成する（第２図ｄ）。
発明が解決しようとする問題点
上記従来の技術により形成したトレンチキヤパ
シターにおいては、キヤパシター絶縁膜７が溝３
の側壁をなすSi基板表面に形成されているためエ
ツチング時に生じた結晶欠陥、あるいは汚染等の
影響を受けてキヤパシター絶縁膜として十分良質
の絶縁膜を得るのが難しいという問題が生じる。
これを解決するためにエツチング後、溝３の側壁
をなすSi基板を結晶欠陥や汚染のない方法でさら
に追加エツチングして、結晶欠陥や汚染の存在す
る表面層を除去する方法が提案されているが、一
度形成した溝３の形状がかわる恐れがあり、又溝
３の幅が狭くかつ深い場合には所望の追加エツチ
ングが難しいなどの問題を併せもつている。
シターにおいては、キヤパシター絶縁膜７が溝３
の側壁をなすSi基板表面に形成されているためエ
ツチング時に生じた結晶欠陥、あるいは汚染等の
影響を受けてキヤパシター絶縁膜として十分良質
の絶縁膜を得るのが難しいという問題が生じる。
これを解決するためにエツチング後、溝３の側壁
をなすSi基板を結晶欠陥や汚染のない方法でさら
に追加エツチングして、結晶欠陥や汚染の存在す
る表面層を除去する方法が提案されているが、一
度形成した溝３の形状がかわる恐れがあり、又溝
３の幅が狭くかつ深い場合には所望の追加エツチ
ングが難しいなどの問題を併せもつている。
さらに溝３底面にすでに形成されたｎ形不純物
層１０よりも不純物濃度の大なるｐ形不純物層４
を形成する際にＢイオンの注入法を用いるとき
に、溝３のキヤパシターを形成する側壁にもＢイ
オンが注入され、ｎ形不純物層１０の一部がｐ形
不純物層に変換されてしまい、所望のキヤパシタ
ー面積が得られないという問題が生じる。この問
題は特に溝３の側面が垂直でなく傾斜している際
に生じるもので、キヤパシター面積、すなわち蓄
積電荷量が溝の形状に大きく依存する原因とな
る。
層１０よりも不純物濃度の大なるｐ形不純物層４
を形成する際にＢイオンの注入法を用いるとき
に、溝３のキヤパシターを形成する側壁にもＢイ
オンが注入され、ｎ形不純物層１０の一部がｐ形
不純物層に変換されてしまい、所望のキヤパシタ
ー面積が得られないという問題が生じる。この問
題は特に溝３の側面が垂直でなく傾斜している際
に生じるもので、キヤパシター面積、すなわち蓄
積電荷量が溝の形状に大きく依存する原因とな
る。
問題点を解決するための手段
本発明では、選択エツチングのマスクとして形
成した第１の絶縁膜を残し、エツチングにより形
成した溝の底面に同一導電型の電気的分離用不純
物層を形成した後さらに溝の底面に第２の絶縁膜
を形成して溝側壁をなす半導体基板のみを露光さ
せ、この溝側壁上にのみ反対導電型の不純物を含
む第１の半導体膜を選択的に形成する。続いてこ
の第１の半導体膜表面にキヤパシター絶縁膜を形
成し、さらに不純物を含んだ第２の半導体膜を形
成して溝を略埋め、第１、第２の半導体膜とキヤ
パシター絶縁膜よりなる溝キヤパシターを形成す
る。
成した第１の絶縁膜を残し、エツチングにより形
成した溝の底面に同一導電型の電気的分離用不純
物層を形成した後さらに溝の底面に第２の絶縁膜
を形成して溝側壁をなす半導体基板のみを露光さ
せ、この溝側壁上にのみ反対導電型の不純物を含
む第１の半導体膜を選択的に形成する。続いてこ
の第１の半導体膜表面にキヤパシター絶縁膜を形
成し、さらに不純物を含んだ第２の半導体膜を形
成して溝を略埋め、第１、第２の半導体膜とキヤ
パシター絶縁膜よりなる溝キヤパシターを形成す
る。
作 用
本発明によるとキヤパシター絶縁膜は溝側壁に
新たに形成された半導体膜表面に形成されるため
良質の絶縁膜を得ることができる。
新たに形成された半導体膜表面に形成されるため
良質の絶縁膜を得ることができる。
さらに溝底面の電気的分離のための同一導電型
不純物層はキヤパシターの一方の電極となる溝側
壁上の半導体膜が形成される前にすでに形成され
ているため、この不純物層形成時にたとえ溝側壁
が垂直でなく傾斜しており加速したイオンの一部
が側壁に注入されてもその上に選択的に形成され
る前記半導体の不純物濃度への影響はない。しか
も溝底面には第２の絶縁膜が形成されており対向
する溝側壁上の前記半導体膜は電気的に完全に分
離される。
不純物層はキヤパシターの一方の電極となる溝側
壁上の半導体膜が形成される前にすでに形成され
ているため、この不純物層形成時にたとえ溝側壁
が垂直でなく傾斜しており加速したイオンの一部
が側壁に注入されてもその上に選択的に形成され
る前記半導体の不純物濃度への影響はない。しか
も溝底面には第２の絶縁膜が形成されており対向
する溝側壁上の前記半導体膜は電気的に完全に分
離される。
実施例
本発明の一実施例を第１図とともに説明する。
第１図において、１はｐ形Si基板、３はエツチン
グにより形成した溝、５は溝底面に形成した
CVDSiO2膜、６は溝側壁に選択的に形成したSi
膜、７はSiO2膜である。
第１図において、１はｐ形Si基板、３はエツチン
グにより形成した溝、５は溝底面に形成した
CVDSiO2膜、６は溝側壁に選択的に形成したSi
膜、７はSiO2膜である。
ｐ形Si基板１の表面に形成されたエツチング時
にマスクとなるSiO2膜２を写真蝕刻法で形成し
たホトレジストをマスクにしてエツチングし、さ
らにSiO2膜２をマスクしてSi基板１を反応性イ
オンエツチング（RIE）法でエツチングして、幅
0.8μｍ、深さ4μｍの溝３を形成する。Si基板１に
垂直な方法に加速したＢイオンを注入し、溝３の
底面をなすSi基板１内にｐ形不純物層４を形成す
る。
にマスクとなるSiO2膜２を写真蝕刻法で形成し
たホトレジストをマスクにしてエツチングし、さ
らにSiO2膜２をマスクしてSi基板１を反応性イ
オンエツチング（RIE）法でエツチングして、幅
0.8μｍ、深さ4μｍの溝３を形成する。Si基板１に
垂直な方法に加速したＢイオンを注入し、溝３の
底面をなすSi基板１内にｐ形不純物層４を形成す
る。
次にSi基板１表面にCVD法で厚さ0.2μｍの
CVDSiO2膜を形成しさらにホトレジストを塗布
して溝３内を埋めてからホトレジストを上面から
エツチングして溝３内の底部にのみこのホトレジ
ストを残してから等方的なエツチング法で
CVDSiO2膜をエツチングすることによつて、溝
３の底面にCVDSiO2膜５を形成する（第１図
ａ）。
CVDSiO2膜を形成しさらにホトレジストを塗布
して溝３内を埋めてからホトレジストを上面から
エツチングして溝３内の底部にのみこのホトレジ
ストを残してから等方的なエツチング法で
CVDSiO2膜をエツチングすることによつて、溝
３の底面にCVDSiO2膜５を形成する（第１図
ａ）。
次にｎ形不純物であるAsを含んだ厚さ0.15μｍ
のSi膜６を溝３の側壁にのみ選択的に形成する
（第１図ｂ）。
のSi膜６を溝３の側壁にのみ選択的に形成する
（第１図ｂ）。
これには原料ガスであるSiH4と不純物ガスで
あるAsH3にHClを加えて1050℃での選択エピタ
キシヤル法を用いると絶縁膜上には形成されずSi
基板が露出している溝側壁上にのみSi膜６が形成
される。
あるAsH3にHClを加えて1050℃での選択エピタ
キシヤル法を用いると絶縁膜上には形成されずSi
基板が露出している溝側壁上にのみSi膜６が形成
される。
したがつて溝の対向する側壁上に形成されたSi
膜６は溝底面のCVDSiO2膜５によつて電気的に
分離されるため、Si膜６形成後には分離のための
工程は不要である。
膜６は溝底面のCVDSiO2膜５によつて電気的に
分離されるため、Si膜６形成後には分離のための
工程は不要である。
ｎ形Si薄膜６を形成する。
前記のSi薄膜６表面に希釈したO2ガス中での
熱酸化により厚さ10nｍのSiO2膜７をキヤパシタ
ー絶縁膜として形成する（第１図ｃ）。
熱酸化により厚さ10nｍのSiO2膜７をキヤパシタ
ー絶縁膜として形成する（第１図ｃ）。
その後は従来の技術と同様にしてCVD法でｎ
形不純物であるＰを含んだ多結晶Si膜を形成しエ
ツチバツク法により溝３内に多結晶Si膜８を埋め
込む。さらに溝３内の多結晶Si膜８を上方から
0.5μｍだけ除去し、CVD法で厚さ0.5μｍのSiO2膜
を形成しエツチバツク法により溝３の上部に
SiO2膜９を埋め込むことによつて、分離溝の側
面にキヤパシターを形成することができる。
形不純物であるＰを含んだ多結晶Si膜を形成しエ
ツチバツク法により溝３内に多結晶Si膜８を埋め
込む。さらに溝３内の多結晶Si膜８を上方から
0.5μｍだけ除去し、CVD法で厚さ0.5μｍのSiO2膜
を形成しエツチバツク法により溝３の上部に
SiO2膜９を埋め込むことによつて、分離溝の側
面にキヤパシターを形成することができる。
本発明の製造方法において溝３の底面に絶縁膜
を形成する工程は一つの重要な工程であり前述の
方法の多に、ECRデポジシヨン法のように方向
性を有する膜形成法で絶縁膜を形成した後等方的
なエツチングによつて溝側面の絶縁膜を除去する
方法を選ぶこともできる。これは溝側面にはエツ
チング速度が大なる絶縁膜が形成されることを利
用するもので、エツチング時のマスクとなるホト
レジスト等を使う必要がなく、制御性の良い方法
である。
を形成する工程は一つの重要な工程であり前述の
方法の多に、ECRデポジシヨン法のように方向
性を有する膜形成法で絶縁膜を形成した後等方的
なエツチングによつて溝側面の絶縁膜を除去する
方法を選ぶこともできる。これは溝側面にはエツ
チング速度が大なる絶縁膜が形成されることを利
用するもので、エツチング時のマスクとなるホト
レジスト等を使う必要がなく、制御性の良い方法
である。
発明の効果
以上のように本発明のキヤパシター絶縁膜は半
導体基板をエツチングすることにより形成した溝
の側壁に新たに形成した半導体膜表面に形成され
るため、エツチングによつて生じる半導体基板の
結晶欠陥や汚染等の影響を受けることなく電気的
特性の良好な絶縁膜を得ることができる。
導体基板をエツチングすることにより形成した溝
の側壁に新たに形成した半導体膜表面に形成され
るため、エツチングによつて生じる半導体基板の
結晶欠陥や汚染等の影響を受けることなく電気的
特性の良好な絶縁膜を得ることができる。
また溝の底面に電気的分離の目的でｐ形不純物
層を形成するため制御性と方向性の良いイオン注
入法を用いる際に、たとえ溝の側壁をなす半導体
基板中にＢイオンが注入されてもその上に形成さ
れたSi膜６に影響を及ぼすことがなく、高濃度の
Ｂが添加されたｐ形不純物層上にはCVDSiO2膜
が形成されるているため、このＢによる影響もな
い。
層を形成するため制御性と方向性の良いイオン注
入法を用いる際に、たとえ溝の側壁をなす半導体
基板中にＢイオンが注入されてもその上に形成さ
れたSi膜６に影響を及ぼすことがなく、高濃度の
Ｂが添加されたｐ形不純物層上にはCVDSiO2膜
が形成されるているため、このＢによる影響もな
い。
他の効果としてｎ形不純物を含んだSi膜６が、
ｐ形不純物層のＢの影響なく形成でき、所望の厚
さと不純物濃度のキヤパシター電極を形成するこ
とができる。しかもSi膜６への不純物の添加は膜
形成時に同時に行うために狭くて深い溝内への不
純物添加を省くことができる。
ｐ形不純物層のＢの影響なく形成でき、所望の厚
さと不純物濃度のキヤパシター電極を形成するこ
とができる。しかもSi膜６への不純物の添加は膜
形成時に同時に行うために狭くて深い溝内への不
純物添加を省くことができる。
第１図は本発明の一実施例の分離溝側壁のキヤ
パシター部分の工程断面図、第２図は従来技術の
同キヤパシター部分の形成工程断面図である。 ３……溝、４……ｐ形不純物層、５……
CVDSiO2膜、６……Si膜、７……SiO2膜、８…
…多結晶Si膜。
パシター部分の工程断面図、第２図は従来技術の
同キヤパシター部分の形成工程断面図である。 ３……溝、４……ｐ形不純物層、５……
CVDSiO2膜、６……Si膜、７……SiO2膜、８…
…多結晶Si膜。
Claims (1)
- １ 半導体基板表面に第１の絶縁膜を有し所定の
領域に選択的エツチング法により形成した溝を有
する一導電型半導体基板を用意し、前記溝の少な
くとも底面をなす半導体基板に、同一導電型不純
物を添加する工程、前記溝の底面にのみ第２の絶
縁膜を形成する工程、前記溝の側面にのみ反対導
電型の不純物を含む第１の半導体膜を形成する工
程、前記半導体膜表面に第３の絶縁膜を形成する
工程、前記第３の絶縁膜表面に反対導電型の不純
物を含む第２の半導体膜を形成する工程よりなる
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61141924A JPS62298157A (ja) | 1986-06-18 | 1986-06-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61141924A JPS62298157A (ja) | 1986-06-18 | 1986-06-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62298157A JPS62298157A (ja) | 1987-12-25 |
| JPH0423425B2 true JPH0423425B2 (ja) | 1992-04-22 |
Family
ID=15303321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61141924A Granted JPS62298157A (ja) | 1986-06-18 | 1986-06-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62298157A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6046465A (en) * | 1998-04-17 | 2000-04-04 | Hewlett-Packard Company | Buried reflectors for light emitters in epitaxial material and method for producing same |
| US6500257B1 (en) * | 1998-04-17 | 2002-12-31 | Agilent Technologies, Inc. | Epitaxial material grown laterally within a trench and method for producing same |
-
1986
- 1986-06-18 JP JP61141924A patent/JPS62298157A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62298157A (ja) | 1987-12-25 |
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