JPH04207215A - 半導体集積装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路に関し、特に遅延時間を調
整することかできる半導体集積回路に関するものである
。

〔従来の技術〕

第２図は従来の半導体集積回路の遅延回路を示す回路図
であり、図において、ｆｌ）は入力信号端子、（２）は
出力信号端子、（３）はインバータ回路である。

次に動作について説明する。入力信号端子（１）に入力
された入力信号はインバータ回路（３）を通過して、出
力信号端子（２）から出力される。このとき入力信号は
、インバータ回路（３）の固有の信号伝ばん遅延によっ
て、信号遅延が発生する。

〔発明が解決しようとする課題〕

従来の半導体集積装置の遅延回路は以上のように構成さ
れているので、ＬＳＩの設計段階で入力信号の必要な遅
延時間を見積り、インバータ回路の段数を決定しなけれ
ばならず、ＬＳＩ製造過程によるバラツキによって見積
った遅延時間の異なる遅延回路となってしまい、ＬＳＩ
の誤動作をまねくという問題点かあった。

この発明は上記のような問題点を解消するためになされ
たもので、入力信号の遅延時間を調整できる半導体集積
装置を得ることを目的とする。

〔課題を解決するための手段〕

発明に係る半導体集積装置は、インバータ回路で構成し
た遅延素子をｎ段直列に接続し、各々の遅延素子からの
出力をそれぞれ、トライステート回路に入力させ、前記
トライステート回路を制御する制御回路を設け、それに
よって、遅延素子の段数を決定させるものである。

〔作用〕

この発明における遅延回路は選択信号を与えられた制御
回路からの信号によって、トライステート回路の動作を
制御することて、入力信号がインバータ回路を伝ばんす
る段数を調整することて、遅延時間を与える。

〔実施例〕

以下、この発明を図に基づいて説明する。第１図はこの
発明の一実施例による半導体集積装置の遅延回路を示す
回路図である。図において、（１）は入力信号端子、（
２ンは出力信号端子、（３）はインバータ回路、（４）
は選択信号端子、（５）は制御回路、（６）はトライス
テート回路である。

次に動作について説明する。入力信号端子（１）に入力
された信号は、インバータ回路（３）を２ｎ段直列に接
続した回路に入力される。次に、このインバータ回路（
３）の偶数番目のインバータ回路から、それぞれ信号を
出力させ、個々の信号をトライステート回路（６）に入
力させる。このトライステート回路（６）は、選択信号
端子（４）から入力した選択信号か制御回路（５）を通
して、信号を与えられることて、１つたけ動作させ、出
力端子（２）から信号を出力する。このため、トライス
テート回路（６）の動作を１つたけ選択させることによ
って、入力信号か固有な伝ばん遅延時間をもつインバー
タ回路（３）を何段通過させるか選択することによって
遅延時間を調整することかできる。

〔発明の効果〕

以上のように、この発明によれば、制御信号によって動
作する１つのトライステート回路を選択させ、そのトラ
イステート回路に入力される信号のインバータ回路を通
過する数を決めてやることて、入力信号端子から出力信
号端子までの遅延時間を調整することができ、ＩＣの誤
動作と、さらに、同一な同期信号で動作させる複数のＩ
Ｃ間のクロックスキューも低減でき、システムの誤動作
を防ぐことができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体集積装置の遅
延回路を示す回路図、第２図は従来の半導体集積装置の
遅延回路を示す回路図である。 図において、（１）は入力信号端子、（２）は出力信号
端子、（３）はインバータ回路、（４）は選択信号端子
、（５）は制御回路、（６）はトライステート回路であ
る。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 直列に接続された２個のインバータ回路で構成された遅
   延回路と、前記遅延回路をｎ段直列に接続し、それぞれ
   の段数からの信号を入力信号とするｎ個のトライステー
   ト回路と、前記トライステート回路を制御するための選
   択信号を入力信号とする制御回路とで構成され、前記ｎ
   個のトライステート回路の出力部はバス接続し、選択信
   号によって、前記遅延回路に入力された入力信号の遅延
   時間を調整することができることを特徴とする半導体集
   積装置。