JPH05173666A - クロックスキュー調整回路内蔵の集積回路 - Google Patents
クロックスキュー調整回路内蔵の集積回路Info
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- JPH05173666A JPH05173666A JP3356214A JP35621491A JPH05173666A JP H05173666 A JPH05173666 A JP H05173666A JP 3356214 A JP3356214 A JP 3356214A JP 35621491 A JP35621491 A JP 35621491A JP H05173666 A JPH05173666 A JP H05173666A
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- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 10
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 6
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 5
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 5
- 230000010365 information processing Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 101100371160 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) TSL1 gene Proteins 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
Abstract
(57)【要約】
【目的】 クロック端子がレジスタまでの分配遅延時間
を調整可能とし且つ実値的にスキューをゼロにすること
を可能としたクロックスキュー調整回路内蔵の集積回路
を提供すること。 【構成】 入力されたクロック信号を分配するための複
数の入力バッファーゲートＧ１，Ｇ２，Ｇ１０と、この
各入力バッファーゲートＧ１，Ｇ２，Ｇ１０の段数を可
変にする第１の選択回路ＳＬ１と、クロック信号の遅延
時間を外部制御端子により可変設定する遅延回路２０
と、遅延制御されたクロック信号を複数のレジスタに分
配するための複数のゲートにより構成されたクロック分
配回路２１とを備え、クロック信号を入力とする入力バ
ッファーゲートＧ１，Ｇ２，Ｇ１０の出力と，クロック
分配回路２１の一つの出力を入力とし，外部制御端子に
よりどちらか一方を選択することができる第２の選択回
路ＳＬ５を装備したこと。
を調整可能とし且つ実値的にスキューをゼロにすること
を可能としたクロックスキュー調整回路内蔵の集積回路
を提供すること。 【構成】 入力されたクロック信号を分配するための複
数の入力バッファーゲートＧ１，Ｇ２，Ｇ１０と、この
各入力バッファーゲートＧ１，Ｇ２，Ｇ１０の段数を可
変にする第１の選択回路ＳＬ１と、クロック信号の遅延
時間を外部制御端子により可変設定する遅延回路２０
と、遅延制御されたクロック信号を複数のレジスタに分
配するための複数のゲートにより構成されたクロック分
配回路２１とを備え、クロック信号を入力とする入力バ
ッファーゲートＧ１，Ｇ２，Ｇ１０の出力と，クロック
分配回路２１の一つの出力を入力とし，外部制御端子に
よりどちらか一方を選択することができる第２の選択回
路ＳＬ５を装備したこと。
Description
【０００１】
【産業上の利用分野】本発明は、クロックスキュー調整
回路内蔵の集積回路、特に大規模集積回路を多数必要と
する情報処理装置でのクロックスキュー調整に係るクロ
ックスキュー調整回路内蔵の集積回路に関する。
回路内蔵の集積回路、特に大規模集積回路を多数必要と
する情報処理装置でのクロックスキュー調整に係るクロ
ックスキュー調整回路内蔵の集積回路に関する。
【０００２】
【従来の技術】一般に、情報処理装置は多数の大規模集
積回路により構成され、各々の集積回路には同期化のた
めクロック信号が分配されている。従来、このクロック
信号は、集積回路の入口で遅延素子あるいはケーブル等
により時間調整され、かつ各々の集積回路内のクロック
分配回路を統一することによって、クロックスキューを
小さくしていた。
積回路により構成され、各々の集積回路には同期化のた
めクロック信号が分配されている。従来、このクロック
信号は、集積回路の入口で遅延素子あるいはケーブル等
により時間調整され、かつ各々の集積回路内のクロック
分配回路を統一することによって、クロックスキューを
小さくしていた。
【０００３】
【発明が解決しようとする課題】前述したようにクロッ
ク信号は複数の集積回路の入口で調整されるが、集積回
路内にはレジスタ数が数百から数千ありクロックを分配
するため、数段のゲートを必要とする。これがため、ク
ロック分配回路においてゲート段数を統一したとしても
集積回路のバラツキにより大きなスキューが生じるとい
う欠点があった。特に、現在クロックサイクルが小さく
なり、かつ集積回路は高集積化のため、その製造バラツ
キが大きくなり、クロックサイクルのスキューが占める
割合が大きくなり問題となっている。
ク信号は複数の集積回路の入口で調整されるが、集積回
路内にはレジスタ数が数百から数千ありクロックを分配
するため、数段のゲートを必要とする。これがため、ク
ロック分配回路においてゲート段数を統一したとしても
集積回路のバラツキにより大きなスキューが生じるとい
う欠点があった。特に、現在クロックサイクルが小さく
なり、かつ集積回路は高集積化のため、その製造バラツ
キが大きくなり、クロックサイクルのスキューが占める
割合が大きくなり問題となっている。
【０００４】
【発明の目的】本発明は、かかる従来例の有する不都合
を改善し、とくに、クロック端子がレジスタまでの分配
遅延時間を調整可能とし且つ実値的にスキューをゼロに
することを可能としたクロックスキュー調整回路内蔵の
集積回路を提供することを、その目的とする。
を改善し、とくに、クロック端子がレジスタまでの分配
遅延時間を調整可能とし且つ実値的にスキューをゼロに
することを可能としたクロックスキュー調整回路内蔵の
集積回路を提供することを、その目的とする。
【０００５】
【課題を解決するための手段】本発明では、入力された
クロック信号を分配するための複数の入力バッファーゲ
ートと、この各入力バッファーゲートの段数を可変にす
る第１の選択回路と、クロック信号の遅延時間を外部制
御端子により可変設定する遅延回路と、遅延制御された
クロック信号を複数のレジスタに分配するための複数の
ゲートにより構成されたクロック分配回路とを備え、ク
ロック信号を入力とする入力バッファーゲートの出力
と，クロック分配回路の一つの出力を入力とし，外部制
御端子によりどちらか一方を選択することができる第２
の選択回路を装備する、等の構成を採っている。これに
よって前述した目的を達成しようとするものである。
クロック信号を分配するための複数の入力バッファーゲ
ートと、この各入力バッファーゲートの段数を可変にす
る第１の選択回路と、クロック信号の遅延時間を外部制
御端子により可変設定する遅延回路と、遅延制御された
クロック信号を複数のレジスタに分配するための複数の
ゲートにより構成されたクロック分配回路とを備え、ク
ロック信号を入力とする入力バッファーゲートの出力
と，クロック分配回路の一つの出力を入力とし，外部制
御端子によりどちらか一方を選択することができる第２
の選択回路を装備する、等の構成を採っている。これに
よって前述した目的を達成しようとするものである。
【０００６】
【実施例】以下、本発明の一実施例を図面を参照して詳
細に説明する。図１は本発明の一実施例を示す回路図で
ある。この図１に示す実施例は集積回路内のクロック分
配回路を示しており、いま第１の選択回路ＳＬ１は外部
端子ＳＯによりゲートＧ２の出力を、また第２の選択回
路ＳＬ５は外部端子ＳＩによりゲートＧ１６の出力を選
択しているものとする。また、ゲートＧ３〜Ｇ９及び選
択回路ＳＬ２〜ＳＬ４により遅延回路２０が構成されて
おり、外部端子ＳＡ，ＳＢ，ＳＣによりそのゲート段数
を可変にすることにより遅延量を制御することができ
る。更にゲートＧ１１〜Ｇ１６により２段のクロック分
配回路２１が構成され、出力に負荷としてのレジスタＲ
Ｆ１〜ＲＦ３が接続されている。通常はレジスタ数によ
り複数段の分配回路となるが、ここでは説明を簡単にす
るため２段とする。いまクロック入力端子ＣＬＫからク
ロック出力端子ＯＵＴまでの遅延時間Ｔｄ１は以下の様
に示すことが出来る。
細に説明する。図１は本発明の一実施例を示す回路図で
ある。この図１に示す実施例は集積回路内のクロック分
配回路を示しており、いま第１の選択回路ＳＬ１は外部
端子ＳＯによりゲートＧ２の出力を、また第２の選択回
路ＳＬ５は外部端子ＳＩによりゲートＧ１６の出力を選
択しているものとする。また、ゲートＧ３〜Ｇ９及び選
択回路ＳＬ２〜ＳＬ４により遅延回路２０が構成されて
おり、外部端子ＳＡ，ＳＢ，ＳＣによりそのゲート段数
を可変にすることにより遅延量を制御することができ
る。更にゲートＧ１１〜Ｇ１６により２段のクロック分
配回路２１が構成され、出力に負荷としてのレジスタＲ
Ｆ１〜ＲＦ３が接続されている。通常はレジスタ数によ
り複数段の分配回路となるが、ここでは説明を簡単にす
るため２段とする。いまクロック入力端子ＣＬＫからク
ロック出力端子ＯＵＴまでの遅延時間Ｔｄ１は以下の様
に示すことが出来る。
【０００７】Ｔｄ１＝ｔＧ１＋ｔＧ２＋ｔＳＬ１＋Δｔ
＋ｔＳＬ５＋ｔＧ１７；ここでｔＧ１，ｔＧ２，ｔＧ１
７は添字で示すゲートの遅延時間を示す。また、ｔＳＬ
１，ｔＳＬ５は添字で示す選択回路の遅延時間を、Δｔ
は遅延回路及び分配回路の遅延時間の和をそれぞれ示
す。
＋ｔＳＬ５＋ｔＧ１７；ここでｔＧ１，ｔＧ２，ｔＧ１
７は添字で示すゲートの遅延時間を示す。また、ｔＳＬ
１，ｔＳＬ５は添字で示す選択回路の遅延時間を、Δｔ
は遅延回路及び分配回路の遅延時間の和をそれぞれ示
す。
【０００８】次に、外部端子ＳＩにより選択回路ＳＬ５
はゲートＧ１０の出力を選択する。この時のクロック入
力端子ＣＬＫからクロック出力端子ＯＵＴまでの遅延時
間Ｔｄ２は以下の様に示すことが出来る。
はゲートＧ１０の出力を選択する。この時のクロック入
力端子ＣＬＫからクロック出力端子ＯＵＴまでの遅延時
間Ｔｄ２は以下の様に示すことが出来る。
【０００９】Ｔｄ２＝ｔＧ10＋ｔＳＬ５＋ｔＧ１７；こ
れより遅延時間Ｔｄ１とＴｄ２の差は以下の様に示すこ
とが出来る。
れより遅延時間Ｔｄ１とＴｄ２の差は以下の様に示すこ
とが出来る。
【００１０】Ｔｄ１−Ｔｄ２＝ｔＧ１＋ｔＳＬ１＋Δｔ
【００１１】そして、この時ゲートＧ１，Ｇ２及びＧ10
の遅延時間は等しいとしている。これは集積回路内の各
々のゲートの配置を近づけることにより可能となる。つ
まり外部端子ＳＯにより選択回路ＳＬ１をゲートＧ１の
出力を選択した時のクロック端子ＣＬＫからレジスタま
での遅延時間を観測あるいはある特定の値に調整するこ
とが出来ることになる。これはクロック端子からレジス
タまでの遅延時間をある一定の値に調整することにより
多数の大規模集積回路で構成された情報処理装置におけ
るクロックスキューが遅延回路の設定精度により決定さ
れ、実質上スキューが「０」になるという効果がある。
また更に従来クロックスキューの調整はボードあるいは
装置単位で実施していたが、本発明によれば集積回路単
体で調整可能であり、調整時間，コストが削減できると
いう効果がある。
の遅延時間は等しいとしている。これは集積回路内の各
々のゲートの配置を近づけることにより可能となる。つ
まり外部端子ＳＯにより選択回路ＳＬ１をゲートＧ１の
出力を選択した時のクロック端子ＣＬＫからレジスタま
での遅延時間を観測あるいはある特定の値に調整するこ
とが出来ることになる。これはクロック端子からレジス
タまでの遅延時間をある一定の値に調整することにより
多数の大規模集積回路で構成された情報処理装置におけ
るクロックスキューが遅延回路の設定精度により決定さ
れ、実質上スキューが「０」になるという効果がある。
また更に従来クロックスキューの調整はボードあるいは
装置単位で実施していたが、本発明によれば集積回路単
体で調整可能であり、調整時間，コストが削減できると
いう効果がある。
【００１２】次に、他の実施例を図２に示す。この図２
に示す実施例において第１の選択回路ＳＬ１は、外部端
子ＳＯによりゲートＧ２の出力を選択しているものとす
る。また、ゲートＧ３〜Ｇ９及び選択回路ＳＬ２〜ＳＬ
４により遅延回路２０が構成されており、外部端子Ｓ
Ａ，ＳＢ，ＳＣによりそのゲート段数を可変にすること
により遅延量を制御することができる。更にゲートＧ11
〜Ｇ16により２段のクロック分配回路２１が構成され、
出力に負荷としてのレジスタＲＦ１〜ＲＦ３が接続され
ている。通常はレジスタ数により複数段の分配回路とな
るが、ここでも、説明を簡単にするため２段とする。
に示す実施例において第１の選択回路ＳＬ１は、外部端
子ＳＯによりゲートＧ２の出力を選択しているものとす
る。また、ゲートＧ３〜Ｇ９及び選択回路ＳＬ２〜ＳＬ
４により遅延回路２０が構成されており、外部端子Ｓ
Ａ，ＳＢ，ＳＣによりそのゲート段数を可変にすること
により遅延量を制御することができる。更にゲートＧ11
〜Ｇ16により２段のクロック分配回路２１が構成され、
出力に負荷としてのレジスタＲＦ１〜ＲＦ３が接続され
ている。通常はレジスタ数により複数段の分配回路とな
るが、ここでも、説明を簡単にするため２段とする。
【００１３】このクロック分配回路の一つの出力は第１
のトリガフリップフロップＴＦ１に接続されている。第
１のクロック信号は外部端子ＣＬＫ１より入力され、第
１のクロック信号に対し特定の位相差をもつ第２のクロ
ック信号は外部端子ＣＬＫ２より入力され、ゲートＧ10
を通して第２のトリガフリップフロップに接続されてい
る。前記第１及び第２のトリガフリップフロップの出力
は、２入力論理積回路Ｇ17に入力されている。図１の実
施例で説明したように、第１及び第２のクロック入力端
子ＣＬＫ１，ＣＬＫ２から第１及び第２のトリガフリッ
プフロップの入力までの遅延差「Ｔｄ１−Ｔｄ２」は以
下のように示すことが出来る。
のトリガフリップフロップＴＦ１に接続されている。第
１のクロック信号は外部端子ＣＬＫ１より入力され、第
１のクロック信号に対し特定の位相差をもつ第２のクロ
ック信号は外部端子ＣＬＫ２より入力され、ゲートＧ10
を通して第２のトリガフリップフロップに接続されてい
る。前記第１及び第２のトリガフリップフロップの出力
は、２入力論理積回路Ｇ17に入力されている。図１の実
施例で説明したように、第１及び第２のクロック入力端
子ＣＬＫ１，ＣＬＫ２から第１及び第２のトリガフリッ
プフロップの入力までの遅延差「Ｔｄ１−Ｔｄ２」は以
下のように示すことが出来る。
【００１４】Ｔｄ１−Ｔｄ２＝ＴＧ１＋ＴＳＬ１＋Δｔ
１−Δｔ２；ここで、Ｔｄ１はＣＬＫ１からＴＦ１入力
までの遅延時間を示し、Ｔｄ２はＣＬＫ２からＴＦ２入
力までの遅延時間を示し、ＴＧ１，ＴＳＬ１は各々ゲー
トＧ１，選択回路ＳＬ１の遅延時間を示す。また、Δｔ
１は遅延時間及び分配回路の遅延時間の和を示し、Δｔ
２はＣＬＫ１とＣＬＫ２の位相差を示す。
１−Δｔ２；ここで、Ｔｄ１はＣＬＫ１からＴＦ１入力
までの遅延時間を示し、Ｔｄ２はＣＬＫ２からＴＦ２入
力までの遅延時間を示し、ＴＧ１，ＴＳＬ１は各々ゲー
トＧ１，選択回路ＳＬ１の遅延時間を示す。また、Δｔ
１は遅延時間及び分配回路の遅延時間の和を示し、Δｔ
２はＣＬＫ１とＣＬＫ２の位相差を示す。
【００１５】そして、前述したようにゲートＧ１，Ｇ２
及びＧ10の遅延時間は等しいとしている。これよりＣＬ
Ｋ１とＣＬＫ２の位相差Δｔ２とＣＬＫ１からＴＦ１ま
での遅延時間を等しくなるよう遅延回路を調整すること
により、各々のトリガフリップフロップによりデューテ
ィ比が50％の信号の論理積がとられ、クロック出力端子
ＯＵＴにもデューティ比が50％のクロック信号が出力さ
れる。この時クロック出力端子のクロック信号のデュー
ティ比が50％でない時、位相差Δｔ２とＣＬＫ１からＴ
Ｆ１までの遅延時間が等しくないということになる。こ
れより外部端子ＳＯにより第１の選択回路ＳＬＩをゲー
トＧ１の出力を選択した時の第１のクロック端子ＣＬＫ
１からレジスタまでの遅延時間を第１及び第２のクロッ
ク信号の位相差に合わせることが可能となる。つまり多
数の大規模集積回路で構成された情報処理装置における
クロックスキューが遅延回路の設定精度により決定さ
れ、実質上スキューが「０」になるという効果がある。
また、更に従来クロックスキューの調整はボードあるい
は装置単位で実施していたが、本実施例によれば集積回
路単体で調整可能であり、調整時間及びコストが削減で
きるという効果がある。
及びＧ10の遅延時間は等しいとしている。これよりＣＬ
Ｋ１とＣＬＫ２の位相差Δｔ２とＣＬＫ１からＴＦ１ま
での遅延時間を等しくなるよう遅延回路を調整すること
により、各々のトリガフリップフロップによりデューテ
ィ比が50％の信号の論理積がとられ、クロック出力端子
ＯＵＴにもデューティ比が50％のクロック信号が出力さ
れる。この時クロック出力端子のクロック信号のデュー
ティ比が50％でない時、位相差Δｔ２とＣＬＫ１からＴ
Ｆ１までの遅延時間が等しくないということになる。こ
れより外部端子ＳＯにより第１の選択回路ＳＬＩをゲー
トＧ１の出力を選択した時の第１のクロック端子ＣＬＫ
１からレジスタまでの遅延時間を第１及び第２のクロッ
ク信号の位相差に合わせることが可能となる。つまり多
数の大規模集積回路で構成された情報処理装置における
クロックスキューが遅延回路の設定精度により決定さ
れ、実質上スキューが「０」になるという効果がある。
また、更に従来クロックスキューの調整はボードあるい
は装置単位で実施していたが、本実施例によれば集積回
路単体で調整可能であり、調整時間及びコストが削減で
きるという効果がある。
【００１６】
【発明の効果】以上説明したように本発明によると、多
数の大規模集積回路で構成されている情報処理装置にお
けるクロックスキューについて各集積回路のクロック端
子からレジスタまでの分配遅延時間を容易に観測あるい
は調整することが可能であり、実質上スキューを０にす
るという効果を有する。更に各集積回路単体で調整可能
であり、調整時間，コストが削減できるという従来にな
い優れたクロックスキュー調整回路内蔵の集積回路を提
供することができる。
数の大規模集積回路で構成されている情報処理装置にお
けるクロックスキューについて各集積回路のクロック端
子からレジスタまでの分配遅延時間を容易に観測あるい
は調整することが可能であり、実質上スキューを０にす
るという効果を有する。更に各集積回路単体で調整可能
であり、調整時間，コストが削減できるという従来にな
い優れたクロックスキュー調整回路内蔵の集積回路を提
供することができる。
【図１】本発明の一実施例を示す回路図である。
【図２】他の実施例を示す回路図である。
２０ 遅延回路 ２１ クロック分配回路 Ｇ１，Ｇ２，Ｇ10 入力バッファゲート ＲＦ１〜ＲＦ３ レジスタ ＳＬ１ 第１の選択回路 ＳＬ５ 第２の選択回路 ＴＦ１，ＴＦ２ 第１及び第２のトリガフリップフロッ
プ Ｇ17 論理積回路
プ Ｇ17 論理積回路
Claims (2)
- 【請求項１】 入力されたクロック信号を分配するため
の複数の入力バッファーゲートと、この各入力バッファ
ーゲートの段数を可変にする第１の選択回路と、前記ク
ロック信号の遅延時間を外部制御端子により可変設定す
る遅延回路と、遅延制御された前記クロック信号を複数
のレジスタに分配するための複数のゲートにより構成さ
れたクロック分配回路とを備え、前記クロック信号を入
力とする入力バッファーゲートの出力と，前記クロック
分配回路の一つの出力を入力とし，外部制御端子により
どちらか一方を選択することができる第２の選択回路を
装備したことを特徴とするクロックスキュー調整回路内
蔵の集積回路。 - 【請求項２】 第１のクロック信号を入力とする入力バ
ッファーゲートと、この入力バッファーゲートの段数を
可変にする第１の選択回路と、前記第１のクロック信号
の遅延時間を外部制御端子により可変設定する遅延回路
と、前記遅延制御された第１のクロック信号を複数のレ
ジスタに分配するための複数のゲートにより構成された
クロック分配回路とを備え、前記クロック分配回路の一
つの出力を入力とする第１のトリガクリップクロップ
と、前記第１のクロック信号に対し特定の位相差をもつ
第２のクロック信号を入力とする入力バッファーゲート
と、前記入力バッファーゲートの出力を入力とする第２
のトリガクリップクロップと、前記第１及び第２のトリ
ガクリップクロップの出力を入力とする論理積回路を装
備したことを特徴とするクロックスキュー調整回路内蔵
の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3356214A JPH05173666A (ja) | 1991-12-24 | 1991-12-24 | クロックスキュー調整回路内蔵の集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3356214A JPH05173666A (ja) | 1991-12-24 | 1991-12-24 | クロックスキュー調整回路内蔵の集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05173666A true JPH05173666A (ja) | 1993-07-13 |
Family
ID=18447911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3356214A Withdrawn JPH05173666A (ja) | 1991-12-24 | 1991-12-24 | クロックスキュー調整回路内蔵の集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05173666A (ja) |
-
1991
- 1991-12-24 JP JP3356214A patent/JPH05173666A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |