JPH0528108A - 集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 複数のトライステートバッファを含む集積回
路において、同時にハイインピーダンス状態からイネー
ブル状態へ切替わる動作による誤動作を防止する。 【構成】 複数のトライステートバッファ２の少なくと
も１つへのイネーブル信号の入力を遅延させる遅延回路
３を設ける。 【効果】 複数のトライステートバッファを段階的にイ
ネーブル状態へと切替えることができ、同時動作による
ノイズ発生に基づく誤動作を防止できる。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は集積回路に関し、特にイネーブル
信号の入力に応答してイネーブル状態（ドライブ状態）
となるＮ個（Ｎは２以上の整数）のトライステートバッ
ファを含む集積回路に関する。

【０００２】

【従来技術】一般に、出力トライステートバッファを複
数含んで構成されるＣＭＯＳ集積回路においては、それ
らバッファがハイインピーダンス状態からイネーブル状
態に切替わる際、同時に切替わることを防止する必要が
ある。つまり、同一タイミングでハイインピーダンス状
態からイネーブル状態に変化すると、流れる電流が多く
なり、ノイズ発生の原因となるため、このノイズによる
誤動作を防止する必要がある。

【０００３】また、かかるノイズがＬＳＩテスタ上で発
生してしまうと、その集積回路は不良と判定されてしま
うため、従来は、設計者がテストパターン作成時にハイ
インピーダンス状態からドライブ状態への切替えを考慮
することにより、同時切替動作を回避していた。

【０００４】しかし、上述した従来の集積回路における
同時切替動作防止方式では、設計者に対する負担が大き
くなり、設計工数の増加につながるという欠点がある。
また、多ビットバス等の同一タイミングで動作する出力
トライステートバッファ等は、テストパターン作成時の
考慮だけでは同時動作を防ぎきれないという欠点もあ
る。

【０００５】

【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的は同時切替動作に
よる誤動作を容易、かつ事前に防止することのできる集
積回路を提供することである。

【０００６】

【発明の構成】本発明による集積回路は、イネーブル信
号の入力に応答してイネーブル状態となるＮ個（Ｎは２
以上の整数）のトライステートバッファを含む集積回路
であって、前記Ｎ個のトライステートバッファのＭ個
（ＭはＮより小さい整数）への前記イネーブル信号の入
力を遅延させる遅延回路を有することを特徴とする。

【０００７】

【実施例】次に、本発明について図面を参照して説明す
る。

【０００８】図１は本発明による集積回路の第１の実施
例の概略構成図である。図において、第１の実施例によ
る集積回路は、出力トライステートバッファを制御する
イネーブル制御外部端子１と、イネーブル制御信号101
の論理をイネーブル入力とする複数の出力トライステー
トバッファ２と、イネーブル信号101 に遅延を与える複
数の遅延回路３とを含んで構成されている。

【０００９】すなわち、イネーブル信号の入力応答して
イネーブル状態となる複数のトライステートバッファを
含む集積回路において、それらトライステートバッファ
を複数のグループに分け、各グループ毎に段階的にハイ
インピーダンス状態からイネーブル状態に切替える構成
である。つまり、その切替え動作を段階的に行うために
遅延回路３が設けられているのである。

【００１０】遅延回路３が１個設けられているため、信
号102 はイネーブル制御信号101 に比べて遅延回路１個
分だけ遅れてトライステートバッファのイネーブル端子
に入力される。よって、イネーブル制御信号101 がその
まま入力されるトライステートバッファと信号102 が入
力されるトライステートバッファとは異なるタイミング
でハイインピーダンス状態からイネーブル状態に切替わ
ることになる。

【００１１】また、遅延回路３が２個設けられているた
め、信号103 はイネーブル制御信号101 に比べて遅延回
路２個分だけ遅れてトライステートバッファのイネーブ
ル端子に入力される。よって、イネーブル制御信号101
がそのまま入力されるトライステートバッファと、信号
102 が入力されるトライステートバッファと、信号103
が入力されるトライステートバッファとは、全て異なる
タイミングでハイインピーダンス状態からイネーブル状
態に切替わることになる。

【００１２】同様に、集積回路内の全トライステートバ
ッファの切替わりタイミングを変えれば、大電流が一度
に流れることはなくなり、誤動作を生じるようなノイズ
は発生しないのである。したがって、集積回路に含まれ
ているトライステートバッファをＮ個とすれば、そのう
ちのＭ個（ＭはＮより小さい整数）について遅延回路３
を１個ずつ設け、残りのＮ−Ｍ個については遅延回路３
を設けない構成とすることにより、集積回路内のトライ
ステートバッファを２段階に分けてイネーブル状態に切
替えることができる。

【００１３】また、そのＭ個のうちＬ個（ＬはＭより小
さい整数）について遅延回路３を２個ずつ設ければ、集
積回路内のトライステートバッファを３段階に分けてイ
ネーブル状態に切替えることができる。なお、同一遅延
量ではなく異なる遅延量を有する遅延回路を用いても良
い。

【００１４】かかる構成において、設計段階において出
力トライステートバッファ２のハイインピーダンス状態
からイネーブル状態への変化により集積回路の同時動作
が予見できた場合、各バッハァ２のイネーブル制御信号
101 に段階的遅延を持たせるため、複数の遅延回路３を
挿入する。次に、遅延回路３の出力信号102 を複数のグ
ループに分けた出力トライステートバッファ２のイネー
ブル端子に接続する。

【００１５】以上の処置により出力トライステートバッ
ファ２のハイインピーダンス状態からイネーブル状態へ
の変化が、任意の遅延時間を持って段階的に行われるた
め、集積回路の同時動作を防止できるのである。なお、
イネーブル状態となったバッファ２は、対応する出力ピ
ン２０へデータを伝達する。

【００１６】一方、図２は、本発明による集積回路の第
２の実施例の概略構成図である。図において、第２の実
施例による集積回路は、トライステートバッファ２と、
通常使用時のイネーブル制御端子１４と、イネーブル信
号の切替えによって同時動作を起こす可能性が高い場合
に使用する遅延入り制御端子１５と、この端子１５の出
力イネーブル信号112 を入力とする遅延素子１２と、こ
の遅延素子の出力信号113 とイネーブル信号111 とを入
力とし、両信号が共にアクティブ状態になった時に信号
114 を出力するアンド回路１３とから構成されている。

【００１７】本実施例においては、集積回路内の全ての
トライステートバッファについて上述のアンド回路１３
及び遅延素子１２を設ける構成である。すなわち、設計
段階において、出力トライステートバッファのハイイン
ピーダンス状態からイネーブル状態への変化により集積
回路の同時動作が予見できた場合、図２のように、出力
トライステートバッファにアンド回路及び遅延回路を設
ける。

【００１８】次に、約半数の出力トライステートバッフ
ァについては、そのイネーブル制御端子１４に対して集
積回路のイネーブル信号を接続し、遅延入り制御端子１
５に対して「１」クランプ接続を行う。そして、残りの
出力トライステートバッファについては、その遅延入り
イネーブル制御端子１５に対して集積回路のイネーブル
信号を接続し、イネーブル制御端子１４に対して「１」
クランプ接続を行う。

【００１９】以上の処置により、全出力トライステート
バッファが、２つの異なったタイミングで半数ずつハイ
インピーダンス状態からイネーブル状態へ切替わるた
め、集積回路の同時動作を防止できるのである。なお、
イネーブル状態となったバッファ２は、対応する出力ピ
ンへデータを伝達する。

【００２０】すなわち、アンド回路の一方の入力信号を
遅延させておき、２つの入力の一方を常にアクティブ状
態とし、他方をイネーブル信号の入力端子として使用す
るのである。これにより、イネーブル状態への切替え動
作が段階的に行われ、誤動作が生じるようなノイズは発
生しないのである。

【００２１】また、図３は、本発明による集積回路の第
３の実施例の概略構成図である。図において、第３の実
施例による集積回路は、遅延時間補償用配線層２１と、
通常の配線層２２と、イネーブル制御外部端子２３と、
この端子２３の出力信号121と、遅延時間補償用配線層
２１への配線接続を可能とするスルーホール122 及び12
4 と、任意の遅延時間を補償するための遅延時間補償用
配線123 と、出力トライステートバッファ２とを含んで
構成されている。

【００２２】すなわち、本実施例では、本来の配線層２
２以外に遅延時間補償専用の配線層２１を設け、この配
線層２１上で配線の長さを自由に変えて任意の遅延時間
を作ることにより、上述の第１及び第２の実施例と同様
に集積回路内のトライステートバッファを段階的にイネ
ーブル状態へと切替え動作させる構成である。

【００２３】かかる構成において、設計段階において、
通常の配線層２２における出力トライステートバッファ
２のハイインピーダンス状態からイネーブル状態への変
化により集積回路の同時動作が予見できた場合、バッフ
ァのイネーブル信号121 にスルーホール122 を設け、遅
延時間補償用配線層２１への接続を可能とする。次に、
遅延時間補償用配線層２１では、集積回路の特性に合わ
せた遅延時間分の遅延時間補償用配線123 を設ける。そ
して、さらにスルーホール122 を設け、配線層３２への
接続を可能とし、出力トライステートバッファ２４のイ
ネーブル端子へ接続する。

【００２４】以上の処置により、出力トライステートバ
ッファにおけるハイインピーダンス状態からイネーブル
状態へ変化を、任意の配線遅延時間による制御が可能と
なり、集積回路の同時動作を防止できるのである。

【００２５】つまり、本実施例では、遅延時間補償用配
線層２１上に、遅延回路として作用する配線を設けてい
るのである。なお、この配線層２１上に、上述の第１又
は第２の実施例の遅延回路等を設ければ、実装スペース
に余裕ができ、より多段階のタイミングでハイインピー
ダンス状態からイネーブル状態への切替えが可能とな
る。なお、イネーブル状態となったバッファは、対応す
る出力ピン２０へデータを伝送する。

【００２６】

【発明の効果】以上説明したように本発明は、ＣＭＯＳ
集積回路の出力トライステートバッファにおけるハイイ
ンピーダンス状態からイネーブル状態への切替え動作時
に発生する同時動作を、イネーブルパスへの段階的な遅
延補償で防止することにより、大幅な人手テストパター
ン設計工数の削減を実現できるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例による集積回路の概略構
成図である。

【図２】本発明の第２の実施例による集積回路の概略構
成図である。

【図３】本発明の第３の実施例による集積回路の概略構
成図である。

【符号の説明】

２ トライステートバッファ ３ 遅延回路 １２ 遅延素子 １３ アンド回路 ２１ 遅延時間補償用配線層 １２３ 遅延時間補償用配線

Claims (3)

【特許請求の範囲】
1. 【請求項１】 イネーブル信号の入力に応答してイネー
   ブル状態となるＮ個（Ｎは２以上の整数）のトライステ
   ートバッファを含む集積回路であって、前記Ｎ個のトラ
   イステートバッファのＭ個（ＭはＮより小さい整数）へ
   の前記イネーブル信号の入力を遅延させる遅延回路を有
   することを特徴とする集積回路。
2. 【請求項２】 前記遅延回路は、第１及び第２の入力端
   子と、前記第１の入力端子への入力信号を遅延させる遅
   延素子と、前記遅延素子の出力と前記第２の入力端子と
   を２入力としてこれら２入力が共にアクティブとなった
   とき前記トライステートバッファをイネーブル状態とす
   る回路とを含み、前記第１及び第２の入力端子の一方を
   常にアクティブ状態とし、他方を前記イネーブル信号の
   入力端子としてなることを特徴とする請求項１記載の集
   積回路。
3. 【請求項３】 前記遅延回路は、前記トライステートバ
   ッファの実装層とは別の配線層に設けられたことを特徴
   とする請求項１又は請求項２記載の集積回路。