JPH04207519A - ラッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はラッチ回路に関し、特に過電流保護等に好適な
ものである。

（従来の技術） 従来のラッチ回路には、第１１図に示されるようなもの
がある。ＮＯＲ回路１１の二人力端子のうち、一方の入
力端子ＩＮＩには入力信号が入力され、他方は出力端子
０ＵＴ１に接続されている。

この回路は、第１７図の真理値表に示されたように動作
する。入力端子ＩＮＩにローレベルの入力信号が入力さ
れている間は、出力端子０ＵＴ１がらはローレベルの信
号が出力され続け、−旦ハイレベルの入力信号が入力さ
れると、出力信号はハイレベルにラッチされる。

この場合の入力端子ＩＮＩと出力端子０．ＵＴｌのレベ
ルの変化を第２３図に示す。時点Ｔ１においてが電源が
オンされると動作が開始される。入力端子Ｉ　Ｎ　１の
レベルか、時点Ｔ２において一旦ハイレベルになると、
出力端子０ＵＴＩはハイレベルにラッチされる。この出
力端子０ＵＴＩのレベルは、時点Ｔ３において電源がオ
フされない限り変化しない。時点Ｔ４において電源が再
びオンされ、入力端子ＩＮＩのレベルかローレベルであ
ると、出力端子０ＵＴＩはローレベルにもどる。

しかしこのラッチ回路には、雑音により誤ってハイレベ
ルの信号が入力端子ＩＮＩに入力されると、電源がオフ
されない限りリセットできないという問題があった。こ
のような現象は、特に電源の立ち上がり時等において発
生し易い。

また従来のラッチ回路には、第１２図から第１６図にそ
れぞれ示されたようなラッチ回路かある。第１２図に示
された回路は、二つのＮＯＲ回路２１及び２２を備えた
一般的なＲ，−５ＮＯＲラッチ回路を構成している。二
つの入力端子ｌＮ２１及びｌＮ２２と、出力端子０ＵＴ
２１及び０ＵＴ２２のレベルは、第１８図の真理値表及
び第２４図のタイミングチャートに示されたように変化
する。ここで、第１８図におけるｒＱＪ及びｒＱＪは、
それぞれ保持されているデータが出力されることを示す
。また第２４図における入力端子ＩＮ＊１及びｌＮ＊２
は、第１２図から第１４図に示された回路における、そ
れぞれの入力端子ｌＮ２１〜４１及び入力端子ｌＮ２２
〜４２のレベルを共通して表したものである。

第１３図に示された回路は、ゲート付Ｒ−ＳＮＯＲラッ
チ回路に相当する。ＮＯＲ回路３１及び３２で構成され
るＲ−５ＮＯＲラッチ回路の二つの入力端子に、入力端
子ｌＮ３１及びｌＮ３３に入力端が接続されたＮＯＲ回
路３３の出力端子と、入力端子Ｉ　Ｎ　３　’２及びｌ
Ｎ３３に入力端が接続されたＮＯＲ回路３４の出力端子
がそれぞれ接続されている。この回路は、第１９図の真
理値表及び第２４図のタイミングチャートに示されたよ
うに動作する。入力端子ｌＮ３３かゲートに相当し、ロ
ーレベルにある間は入力信号がＲ−３ＮＯＲラッチ回路
に与えられ、ハイレベルになるとラッチ状態になる。

第１４図に示されたラッチ回路は、ＮＡＮＤ回路４１及
び４２で構成されるＲ−５ＮＡＮＤラッチ回路に、イン
バータ４３及びＮＡＮＤ回路４４を付加させたものに相
当する。そしてこのラッチ回路の出力端子０ＵＴ４１及
び０ＵＴ４２のレベルは、第２０図の真理値表及び第２
４図のタイミングチャートに示されたように変化する。

第１５図には、Ｄ型ラッチ回路が示されている。

ハイレベルのクロックＣＬ５が与えられると動作するク
ロックドインバータ５３と、ローレベルのクロックＣＬ
５が与えられると動作するクロックドインバータ５２、
さらにインバータ５１を有している。入力端子ＩＮＳに
クロックドインバータ５３の入力端子が接続され、出力
端子にはインバータ５１の入力端子と、クロックドイン
バータ５２の出力端子とが接続されており、インバータ
５１の出力端子とクロックドインバータ５２の入力端子
は出力端子０ＵＴ５に接続されている。

このＤ型ラッチ回路の出力端子０ＵＴ５のレベルは、入
力端子ＩＮＳのレベルに応じて２１図の真理値表に示さ
れるように変化する。クロックドインバータ５２に入力
されるクロックＣＬ５が立ち上がった時の入力端子ＩＮ
Ｓのレベルがラッチされて、出力端子０ＵＴ５より出力
される。この第２１図で、「矢印」は信号の立ち上がり
又は立ち下がりのいずれかを示し、ｒｌＮ５Ｊは入力端
子ＩＮＳのレベルがそのまま出力端子０ＵＴ５に表われ
ることを示している。このＤ型ラッチ回路の入力端子Ｉ
ＮＳ、クロックＣＬ５及び出力端子０ＵＴ５は、第２５
図のタイミングチャートのように変化する。

第１６図には、マスクスレーブフリップフロップが示さ
れている。クロックドインバータ６５及び６６とインバ
ータ６４で構成されるＤ型ラッチと、クロックドインバ
ータ６２及び６３とインバータ６１で構成されるＤ型ラ
ッチが直列に接続されている。第１５図の回路では、第
２５図のタイミングチャートに示されたように、クロッ
クＣＬ５かハイレベルの間入力端子ＩＮＳのレベルが変
化すると、クロックＣＬ５が変化していないにもかかわ
らず、出力端子０ＵＴ５のレベルが変化する欠点がある
。この欠点を改良したものか、この第１６図に示された
回路である。このマスタスレーブフリップフロップでは
、クロックＣＬ６の立ち上がり時点において、入力端子
ＩＮ６のレベルか変化した時にのみ、出力端子０ＵＴ６
のレベルか変化する。

この第１２図から第１６図に示されたラッチ回路によれ
ば、第１１図に示されたラッチ回路と異なり、−旦誤っ
た入力をラッチした状態になっても、他の入力信号によ
りリセットすることが可能である。

しかしこれらのラッチ回路は、ラッチすべき入力信号の
他に、別の入力信号やクロック信号を必要とする。第１
１図に示されたラッチ回路の機能を果そうとすると、ラ
ッチすべき一方の入力信号に合わせて他の信号又はクロ
ックを発生させなければならない。このためには、それ
ぞれ第１２図から第１６図に示されているラッチ回路の
他に、新たな回路か必要となる。この結果、素子数が増
えるという問題を招くことになる。

（発明が解決しようとする課題） このように従来のラッチ回路のうち、第１１図に示され
たような回路は一旦誤った信号が入力されると電源をオ
フしない限りリセットできす、第１２図から第１６図に
示されたような回路では、素子数の増加を招くという問
題があった。

本発明は上記事情に鑑み、−旦誤動作した場合に電源を
オフしなくともリセットすることが可能であり、さらに
最小の素子数で第１１図に示されたようなラッチ機能を
発揮し得るラッチ回路を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明のラッチ回路は、ラッチの対象となる第１の信号
を入力される第１の入力端子と、第１の信号をラッチす
る動作、又はラッチ状態をリセットする動作を制御する
ための第２の信号を入力される第２の入力端子と、第１
の入力端子と第２の入力端子とにそれぞれ入力端が接続
された入力側論理回路と、入力側論理回路の出力端に一
方の入力端が接続され、第２の入力端子に他方の入力端
か接続されたＲ−Ｓラッチ回路と、Ｒ−Ｓラッチ回路の
二つの出力端のうちのいずれか一つと、第２の入力端子
とにそれぞれ入力端か接続された出力側論理回路と、出
力側論理回路の出力端に接続され、ラッチ状態のときに
所定のレベルの信号の出力を維持する出力端子とを備え
たことを特徴としている。

（作　用） 第１の信号と第２の信号が入力側論理回路に入力され、
その出力がＲ−Ｓラッチ回路の一方の入力端に与えられ
、第２の信号かＲ−Ｓラッチ回路の他方の入力端に与え
られる。そしてＲ−Ｓラッチ回路のいずれか一つの出力
端からの出力と第２の信号が出力側論理回路に与えられ
、その出力端からの出力が出力端子より出力される。第
２の入力信号か所定のレベルになると、第１の信号のレ
ベル変化を見る初期状態に設定され、第１の信号か所定
のレベルに変化した時点からラッチ状態になり、出力信
号のレベルか保持される。この状態から、第２の信号の
レベルが変化するとリセットされ、第１の信号のレベル
に応じて出力信号のレベルは変化するようになる。この
ラッチ回路によれば、−旦雑音等により誤った第１の入
力信号か与えられてラッチ状態になったとしても、電源
をオフするまでもなく第２の入力信号のレベルを変化さ
せることで、容易にリセットすることができる。また第
２の信号は、ラッチ動作又はリセット動作を制御する場
合にのみレベルを変化させればよく、他に新たな素子を
必要とせず、素子数の増加を招くことなくラッチ動作を
することができる。

（実施例） 以下、本発明の一実施例について図面を参照して説明す
る。第１図に第１の実施例によるラッチ回路の構成を示
す。このラッチ回路は、４つのＮＯＲ回路７１〜７４を
有している。このうち、ＮＯＲ回路７１及び７２てＲ−
５ＮＯＲラッチ回路２０１を構成している。ＮＯＲ回路
７３の一方の入力端は入力端子ｌＮ７１に接続され、他
方の入力端は入力端子ｌＮ７２に接続され、出力端はＲ
−ＳＮＯＲラッチ回路２０１のセット端子に相当するＮ
ＯＲ回路７１の入力端に接続されている。

Ｒ−３ＮＯＲラッチ回路２０１のリセット端子に相当す
るＮＯＲ回路７２の入力端は、入力端子ｌＮ７２に接線
されている。Ｒ−３ＮＯＲラッチ回路２０１の負出力Ｑ
端子に相当するＮＯＲ回路７２の出力端と入力端子ｌＮ
７２は、それぞれＮＯＲ回路７４の二つの入力端に接続
され、出力端は出力端子０ＵＴ７に接続されている。

このラッチ回路は、次のように動作する。入力！子Ｉ　
Ｎ　７２がハイレベルのときは、入力端子ｌＮ７１のレ
ベルにかかわらず、出力端子０ＵＴ７からはローレベル
の信号が出力される。入力端子ｌＮ７２がローレベルで
あり、入力端子ｌＮ７１がローレベルのときも出力端子
０ＵＴ７からローレベルの信号か出力される。

出力端子０ＵＴ７からハイレベルの信号か出力されるの
は、次の場合である。先ず入力端子ｌＮ７１かハイレベ
ル状態にあり、この間に入力端子ｌＮ７２がハイレベル
からローレベルに立ち下かった時に出力端子０ＵＴ７は
ハイレベルになる。

そして、入力端子７２かハイレベルに立ち上がるか、又
は入力端子７１かローレベルになると、出力端子０ＵＴ
７のレベルもローレベルになる。この入力端子ｌＮ７１
及びｌＮ７２と出力端子０ＵＴ７の関係は、第６図の真
理値表に示されるようであり、またこのときのタイミン
グチャートは第１０図のようである。ここで［ＩＮ＊Ｉ
Ｊ及び「工Ｎ＊２」は、第１図から第４図までの入力端
子ｌＮ７１〜１０１及び入力端子ｌＮ７２〜１０２を共
通に示したものである。

この実施例によるラッチ回路では、ラッチ動作及びリセ
ット動作は次のように行われる。第１０図において、時
点Ｔｌｌで入力端子ｌＮ７２がローレベルに立ち下がり
、初期状態が設定される。

この時から、入力端子ｌＮ７１側のレベルの変化を見る
状態になる。入力端子ｌＮ７１か、時点Ｔｌｌから時点
Ｔ１２までハイレベルにある間は、出力端子０ＵＴ７は
ハイレベルにある。そして、時点Ｔ１２において入力端
子ｌＮ７１かハイレベルからローレベルに立ち下がると
ラッチ状態になり、出力端子０ＵＴ７はローレベル状態
を維持する。このラッチ状態は、入力端子ｌＮ７２がハ
イレベルに変化することでリセットされる。ここで、こ
のラッチ回路は第１１図に示された従来のラッチ回路と
は逆に、ローレベルの信号を保持する機能を有したもの
に相当する。

本発明の第２の実施例によるラッチ回路を第２図に示す
。これは、第１の実施例におけるＮＯＲ回路７１〜７４
を、全てＮＡＮＤ回路８１〜８４に置き換えたものに相
当する。そして、ＮＡＮＤ回路８１及び８２でＲ−５Ｎ
ＡＮＤラッチ回路２０２を構成している。この場合の入
力端子ｌＮ８１及び８２と出力端子０ＵＴ８のレベルは
、第１の実施例における入力端子ｌＮ７１及び７２と出
力端子０ＵＴ７のハイレベルとローレベルを全て入れ替
えたものに相当する。従って、この第２の実施例におけ
る真理値表は第７図に示されるようであり、第１０図の
タイミングチャートに示されるように動作する。即ち、
入力端子ｌＮ５２がハイレベルに立ち上ると初期状態に
設定される。

この時から、入力端子ｌＮ８１のレベルの変化を見る状
態になる。入力端子ｌＮ８１かローレベルにある間は、
出力端子０ＵＴ８はローレベルにある。そして、入力端
子ｌＮ８１かローレベルからハイレベルに立ち上るとラ
ッチ状態になり、出力端子０ＵＴ８はハイレベル状態を
維持する。そしてこのラッチ状態は、入力端子ｌＮＢ２
がローレベルに変化することでリセットされる。このラ
ッチ回路は、第１１図に示された従来のラッチ回路と同
様に、ハイレベルの信号を保持する機能を有している。

本発明の第３の実施例は、第３図に示されるような構成
を有しており、４つのＮＯＲ回路９１〜９４を有してい
る。このうち、ＮＯＲ回路９１及び９２によりＲ−５Ｎ
ＯＲラッチ回路２０３が構成されている。基本的な構成
は第〕の実施例と同様であるが、第１の実施例ではＲ−
３ＮＯＲラッチ回路２０１の負出力Ｑ端子かＮＯＲ回路
７４の入力端に接続されているのに対し、この第３の実
施例ではＲ−５ＮＯＲラッチ回路２０３の正出力Ｑ端子
がＮＯＲ回路９４の入力端に接続されている点が異なっ
ている。このラッチ回路における入力端子ｌＮ９１及び
ＴＮ９２と、出力端子９のレベルの変化は、第８図の真
理値表に示されるようであり、また第１０図のタイミン
グチャートに示されるようにレベルか変化する。

このラッチ回路におけるラッチ動作及びリセット動作は
、次のようである。先ず、入力端子ｌＮ９２がローレベ
ルに立ち下がると初期状態になり、入力端子ｌＮ９１の
レベル変化を見る状態になる。

入力端子ｌＮ９１がハイレベルにある間は出力端子０Ｕ
Ｔ９はローレベルであり、入力端ｌＮ９１かローレベル
に立ち下がると出力端子０ＵＴ９はハイレベルに変化し
てラッチされる。このラッチ状態は、入力端子ｌＮ９２
かハイレベルになることてリセットされる。

本発明の第４の実施例によるラッチ回路の構成を、第４
図に示す。この回路は４つのＮＡＮＤ回路１０１〜１０
４を有し、ＮＡＮＤ回路１０１及び１０２によりＲ−５
ＮＡＮＤラッチ回路を構成している。この第４の実施例
は、第２の実施例と基本的な構成か共通している。そし
て、第２の実施例ではＲ−３ＮＡＮＤラッチ回路２０２
の負出力Ｑ端子をＮＡＮＤ回路８４の入力端に接続して
いるが、第４の実施例ではＲ−８ＮＡＮＤラッチ回路２
０４の正出力Ｑ端子をＮＡＮＤ回路１０４の入力端に接
続している点か異なっている。この第４の実施例におけ
る入力端子ｌＮｌ０Ｉ及び１０２のレベルと出力端子０
ＵＴ１０のレベルは、第９図の真理値表及び第１０図の
タイミングチャートに示されるような関係にあり、第３
の実施例におけるハイレベルとローレベルを全て入れ替
えた関係にある。

即ち、入力端子ｌＮ１０２がハイレベルに立ち上ると初
期状態になって、入力端子ｌＮｌ０Ｉのレベル変化を見
る状態になる。入力端子ＩＮ１、０１かローレベルにあ
る間は出力端子０ＵＴ１０はハイレベルであり、ハイレ
ベルに立ち上ると出力端子０ＵＴＩＯはローレベルに変
化してラッチされる。このラッチ状態は、入力端子ｌＮ
１０２かローレベルになることてリセットされる。

第５図に、本発明の第５の実施例によるラッチ回路の構
成を示す。このラッチ回路は、４つのＮＯＲ回路１１１
〜１１４を有している。このうち、ＮＯＲ回路１１１及
び１１２てＲ−３ＮＯＲラッチ回路２０５を構成してい
る。ＮＯＲ回路１１３の一方の入力端は、複数の入力端
子ｌＮ１１１〜ｌＮＩｎ１　（ｎは２以上の整数）にそ
れぞれ接続され、他方の入力端は入力端子ｌＮ１１２に
接続され、出力端はＲ−ＳＮＯＲラッチ回路２０５のセ
ット端子に相当するＮＯＲ回路１１１の入力端に接続さ
れている。Ｒ・−５ＮＯＲラッチ回路２０５のリセット
端子に相当するＮＯＲ回路１１１２の入力端は、入力端
子ｒＮ１１２に接続されている。Ｒ−ＳＮＯＲラッチ回
路２０５の負出力Ｑ端子に相当するＮＯＲ回路１１２の
出力端と入力端子ｌＮ１１２は、それぞれＮＯＲ回路１
１４の二つの入力端に接続され、出力端は出力端子０Ｕ
ＴＩＩに接続されている。

このラッチ回路は、第１の実施例と比較して、入力端子
を複数個ＩＮＩＩＩ〜ＩＮ］ｎｌ設け、ＮＡＮＤ回路１
１３の入力端にそれぞれ接続した点が異なっている。従
って、入力端子ｌＮ１１２かローレベルに立ち下がって
初期状態になり、入力端子ＩＮＩＩＩ〜ｌＮ１ｎ１のう
ちのいずれかがハイレベルからローレベルになると、ラ
ッチされて出力端子１１はローレベル状態に保持される
。

そして、入力端子ｌＮ１１２かハイレベルになるとリセ
ットされる。

以上の第１から第５の実施例によれば、いずれの実施例
においても、−旦雑音等により誤った入力信号が与えら
れてラッチ状態になったとしても、電源をオフするまで
もなく入力端子ｌＮ７２〜Ｉ　Ｎ　１　’１２のレベル
を変化させることで、容易にリセットすることが可能で
ある。

また第１２図から第１６図に示された従来のラッチ回路
では、ラッチすべき一方の入力信号にあわせた別の入力
信号を生成するために新たに素子が必要となり、素子の
増加を招いていた。これに対し上述の実施例では、保持
すべき信号は入力端子ｌＮ７１〜ｌＮｌ０Ｉ、又はＩＮ
ＩＩＩ〜ｌＮ１ｎ１に与えられ、もう一方の入力端子ｌ
Ｎ７２〜ｌＮ１１２には、ラッチさせるときには所定の
レベルに変化し、リセットすべきときにはラッチ状態の
ときとは異なるレベルに変化する信号を与えればよい。

従って、第１図〜第５図にそれぞれ示された回路以外に
は新たな素子を必要とせず、最小の素子数で第１１図に
示されるようなラッチ回路の機能を発揮することができ
る。

上述した実施例はいずれも一例であり、本発明を限定す
るものではなく、例えばラッチの対象となる信号が入力
される入力端子の数は、１つ以上であればいずれの数で
あっても同様にラッチ及びリセット動作が可能である。

〔発明の効果〕

以上説明したように本発明のラッチ回路は、ラッチの対
象となる第１の信号を入力される第１の入力端子と、ラ
ッチ又はリセット動作を制御する第２の信号を入力され
る第２の入力端子と、第］の入力端子と第２の入力端子
とにそれぞれ入力端が接続された入力側論理回路と、入
力側論理回路の出力端に一方の入力端が接続され、第２
の入力端子に他方の入力端が接続されたＲ−Ｓラッチ回
路と、Ｒ−Ｓラッチ回路の二つの出力端のうちのいずれ
か一つと第２の入力端子とにそれぞれ入力端が接続され
た出力側論理回路と、出力側論理回路の出力端に接続さ
れた出力端子とを備えるのみで、素子数の増加を招くこ
となくラッチ動作か可能であると共に、−旦誤った信号
か入力されてラッチ状態になった場合にも第２の信号の
レベルを変えるだけで容易にリセットすることが可能で
ある。

【図面の簡単な説明】

第１図は本発明の第１の実施例によるラッチ回路の構成
を示した回路図、第２図は本発明の第２の実施例による
ラッチ回路の構成を示した回路図、第３図は本発明の第
３の実施例によるラッチ回路の構成を示した回路図、第
４図は本発明の第４の実施例によるラッチ回路の構成を
示した回路図、第５図は本発明の第５の実施例によるラ
ッチ回路の構成を示した回路図、第６図は本発明の第１
の実施例によるラッチ回路の真理値を示した説明図、第
７図は本発明の第２の実施例によるラッチ回路の真理値
を示した説明図、第８図は本発明の第３の実施例による
ラッチ回路の真理値を示した説明図、第９図は本発明の
第４の実施例によるラッチ回路の真理値を示した説明図
、第１０図は本発明の第１から第４の実施例によるラッ
チ回路における入力端子及び出力端子のレベル変化を示
したタイミングチャート、第１１図は従来のラッチ回路
の構成を示した回路図、第１２図は従来の他のラッチ回
路の構成を示した回路図、第１３図は従来の他のラッチ
回路の構成を示した回路図、第１４図は従来の他のラッ
チ回路の構成を示した回路図、第１５図は従来の他のラ
ッチ回路の構成を示した回路図、第１６図は従来の他の
ラッチ回路の構成を示した回路図、第１７図は第１１図
に示されたラッチ回路の真理値を示した説明図、第１８
図は第１２図に示されたラッチ回路の真理値を示した説
明図、第１９図は第１３図に示されたラッチ回路の真理
値を示した説明図、第２０図は第１４図に示されたラッ
チ回路の真理値を示した説明図、第２１図は第１５図に
示されたラッチ回路の真理値を示した説明図、第２２図
は第１６図に示されたラッチ回路の真理値を示した説明
図、第２３図は第１１図に示されたラッチ回路における
入力端子及び出力端子のレベル変化を示したタイミング
チャート、第２４図は第１２図から第１４図に示された
ラッチ回路における入力端子及び出力端子のレベル変化
を示したタイミングチャート、第２５図は第１５図及び
第１６図に示されたラッチ回路における入力端子及び出
力端子のレベル変化を示したタイミングチャートである
。 ７１〜７４．９１〜９４．ｌｉｌ〜１１４　・ＮＯＲ回
路、８１〜８４，１０１〜コ０４・・ＮＡＮＤ回路、２
０１，２０３．２０５・・Ｒ−５ＮＯＲラッチ回路、２
０２，２０４・Ｒ−８ＮＡＮＤラッチ回路。 出願人代理人　　佐　　藤　　−雄 篇１　図 為２図 集３図 篇４図 ■と 為５図 第６図 熱７図 乳８図 篇９図 ｔ＋　　４二　−： 第１７図 第旧図 躬１９図 鴬２０図 為２１図 為２２図

Claims (1)

1. 【特許請求の範囲】 ラッチの対象となる第１の信号を入力される第１の入力
   端子と、 前記第１の信号をラッチする動作、又はラッチ状態をリ
   セットする動作を制御するための第２の信号を入力され
   る第２の入力端子と、 前記第１の入力端子と前記第２の入力端子とにそれぞれ
   入力端が接続された入力側論理回路と、前記入力側論理
   回路の出力端に一方の入力端が接続され、前記第２の入
   力端子に他方の入力端が接続されたＲ−Ｓラッチ回路と
   、 前記Ｒ−Ｓラッチ回路の二つの出力端のうちのいずれか
   一つと、前記第２の入力端子とにそれぞれ入力端が接続
   された出力側論理回路と、 前記出力側論理回路の出力端に接続され、ラッチ状態の
   ときに所定のレベルの信号の出力を維持する出力端子と
   を備えたことを特徴とするラッチ回路。