JPH061638B2 - シフトレジスタ - Google Patents
シフトレジスタInfo
- Publication number
- JPH061638B2 JPH061638B2 JP61271138A JP27113886A JPH061638B2 JP H061638 B2 JPH061638 B2 JP H061638B2 JP 61271138 A JP61271138 A JP 61271138A JP 27113886 A JP27113886 A JP 27113886A JP H061638 B2 JPH061638 B2 JP H061638B2
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- stage
- output
- channel mos
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000002457 bidirectional effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシフトレジスタに関し、特にレーシングを起こ
すことなく安定したシフト動作をさせることができ、か
つ素子数の少ないシフトレジスタに関する。
すことなく安定したシフト動作をさせることができ、か
つ素子数の少ないシフトレジスタに関する。
従来のスタティックシフトレジスタはＤタイプフリップ
フロップ等の素子数の多いものを記憶素子として使用し
ていた。
フロップ等の素子数の多いものを記憶素子として使用し
ていた。
上述した従来のシフトレジスタは、ディジタルは情報を
格納する記憶素子として、Ｄタイプフリップフロップ
（以下Ｄ−Ｆ／Ｆ）が使用されていることが多いが、こ
のＤ−Ｆ／Ｆそのものが素子数が多く、さらにセット，
リセット機能にもたせようとすると素子数が増大し、特
に集積回路上に構成する場合に面積が大きくなってしま
うという欠点があった。
格納する記憶素子として、Ｄタイプフリップフロップ
（以下Ｄ−Ｆ／Ｆ）が使用されていることが多いが、こ
のＤ−Ｆ／Ｆそのものが素子数が多く、さらにセット，
リセット機能にもたせようとすると素子数が増大し、特
に集積回路上に構成する場合に面積が大きくなってしま
うという欠点があった。
本発明の目的は、簡単な構成により上記欠点を除去し、
安定に動作するシフトレジスタを提供することにある。
安定に動作するシフトレジスタを提供することにある。
本発明のシフトレジストの構成は、１ビット分の情報を
格納する第Ｎ段の記憶セルは、第１のイバータの入力と
第２のインバータの出力間および前記第１のインバータ
の出力と前記第２のインバータの入力間が第１の制御線
を共通に接続したゲート入力をもつ第１および第２の単
チャンネルＭＯＳトランジスタを介してそれぞれ接続さ
れ、前記第Ｎ段と第Ｎ＋１段の記憶セル間は前記第Ｎ段
の第２のインバータの入力と前記第Ｎ＋１段に配置され
る記憶セルにおける第１のインバータの出力間および前
記Ｎ段の第２のインバータの出力と前記Ｎ＋１段に配置
される記憶セルにおける第１のインバータの入力間が第
２の制御線を共通に接続したゲート入力をもつ第３およ
び第４の単チャンネルＭＯＳトランジスタを介して接続
され、前記第２および第４の単チャンネルＭＯＳトラン
ジスタは前記第１および第３の単チャンネルＭＯＳトラ
ンジスタよりもオン抵抗が小さくかつ前記第３および第
４の単チャンネルＭＯＳトランジスタ，前記Ｎ段の記憶
セルの第２のインバータ，前記第Ｎ＋１段における記憶
セルの第１のインバータにより、シフト時に一時的に記
憶セルと同じ構成になることを特徴とする。
格納する第Ｎ段の記憶セルは、第１のイバータの入力と
第２のインバータの出力間および前記第１のインバータ
の出力と前記第２のインバータの入力間が第１の制御線
を共通に接続したゲート入力をもつ第１および第２の単
チャンネルＭＯＳトランジスタを介してそれぞれ接続さ
れ、前記第Ｎ段と第Ｎ＋１段の記憶セル間は前記第Ｎ段
の第２のインバータの入力と前記第Ｎ＋１段に配置され
る記憶セルにおける第１のインバータの出力間および前
記Ｎ段の第２のインバータの出力と前記Ｎ＋１段に配置
される記憶セルにおける第１のインバータの入力間が第
２の制御線を共通に接続したゲート入力をもつ第３およ
び第４の単チャンネルＭＯＳトランジスタを介して接続
され、前記第２および第４の単チャンネルＭＯＳトラン
ジスタは前記第１および第３の単チャンネルＭＯＳトラ
ンジスタよりもオン抵抗が小さくかつ前記第３および第
４の単チャンネルＭＯＳトランジスタ，前記Ｎ段の記憶
セルの第２のインバータ，前記第Ｎ＋１段における記憶
セルの第１のインバータにより、シフト時に一時的に記
憶セルと同じ構成になることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施令の双方向シフトレジスタの部
分回路図、第２図（ａ），（ｂ）は第１図のシフト動作
時のタイミングチャートである。
分回路図、第２図（ａ），（ｂ）は第１図のシフト動作
時のタイミングチャートである。
第１図において１〜４は記憶素子を構成するＣＭＯＳイ
ンバータ、５〜７，５′〜７′はＮチャネルエンハンス
メントＭＯＳトランジスタ（以下Ｎチャンネルトランジ
スタと略す。ただし、５〜７は５′〜７′よりオン抵抗
が小さいＮチャンネルトランジスタである。）、８はＡ
ＮＤゲート、９はＮＡＮＤゲート、１０はインバータ、
１１はシフト制御端子、１２〜１３はクロック入力端
子、１４，１５はそれぞれ第Ｎ段目，第Ｎ＋１段目の記
憶素子である。
ンバータ、５〜７，５′〜７′はＮチャネルエンハンス
メントＭＯＳトランジスタ（以下Ｎチャンネルトランジ
スタと略す。ただし、５〜７は５′〜７′よりオン抵抗
が小さいＮチャンネルトランジスタである。）、８はＡ
ＮＤゲート、９はＮＡＮＤゲート、１０はインバータ、
１１はシフト制御端子、１２〜１３はクロック入力端
子、１４，１５はそれぞれ第Ｎ段目，第Ｎ＋１段目の記
憶素子である。
シフト動作させる時には、端子１１にハイレベル電圧を
加え、端子１２，１３には第２図（ａ）に示すクロック
パルスのφ１，φ２をそれぞれ与えておく。これにより
ゲート８，９には、それぞれ第２図（ｂ）に示すように
クロックパルスφ１，φ２が出力される。
加え、端子１２，１３には第２図（ａ）に示すクロック
パルスのφ１，φ２をそれぞれ与えておく。これにより
ゲート８，９には、それぞれ第２図（ｂ）に示すように
クロックパルスφ１，φ２が出力される。
第２図（ｂ）において区間ＩではＮチャンネルトランジ
スタ５〜７および５′〜７′がすべてオフするため、Ｎ
段およびＮ＋１段目の記憶素子１４および１５に貯えら
れているデータはＣＭＯＳインバータ１〜４のゲート容
量に一時的に保存されたままの状態になる。区間IIでは
Ｎチャンネルトランジスタ６と６′のみがオンするた
め、ＣＭＯＳインバータ２，３は電気的に接続される
が、Ｎチャンネルトランジスタ６のオン抵抗が６′のも
のより小さいため、ＣＭＯＳインバータ２のゲート容量
に貯えられていたデータの方が先にＣＭＯＳインバータ
３に伝わり、そのデータが再びＣＭＯＳインバータ２に
フィードバックされるため、ＣＭＯＳインバータ２のも
のデータを確実にＣＭＯＳインバータ３に転送すること
ができる。
スタ５〜７および５′〜７′がすべてオフするため、Ｎ
段およびＮ＋１段目の記憶素子１４および１５に貯えら
れているデータはＣＭＯＳインバータ１〜４のゲート容
量に一時的に保存されたままの状態になる。区間IIでは
Ｎチャンネルトランジスタ６と６′のみがオンするた
め、ＣＭＯＳインバータ２，３は電気的に接続される
が、Ｎチャンネルトランジスタ６のオン抵抗が６′のも
のより小さいため、ＣＭＯＳインバータ２のゲート容量
に貯えられていたデータの方が先にＣＭＯＳインバータ
３に伝わり、そのデータが再びＣＭＯＳインバータ２に
フィードバックされるため、ＣＭＯＳインバータ２のも
のデータを確実にＣＭＯＳインバータ３に転送すること
ができる。
区間IIIでは区間Ｉと同様にすべてのＮチャンネルトラ
ンジスタ５〜７および５′〜７′がオフされるので、第
Ｎ段目のデータはＣＭＯＳインバータ３のゲート容量に
保存されたままになっている。区間IVではＮチャンネル
トランジスタ５，５′，７，７′がオンするのでＣＭＯ
Ｓインバータ１，２および３，４が電気的に接続される
が第Ｎ＋１段目の記憶素子１５に着目してみると、７の
オン抵抗が７′のものより小さいため、ＣＭＯＳインバ
ータ３で保存されていたデータの方が先にＣＭＯＳイン
バータ４に伝わり、再びＣＭＯＳインバータ３フィード
バックされるのでＣＭＯＳインバータ３の持つデータを
確実に転送することができ、結果的には、第Ｎ段目の記
憶素子１４に格納されていたデータが第Ｎ＋１段目の記
憶素子１５にシフトされたことになる。
ンジスタ５〜７および５′〜７′がオフされるので、第
Ｎ段目のデータはＣＭＯＳインバータ３のゲート容量に
保存されたままになっている。区間IVではＮチャンネル
トランジスタ５，５′，７，７′がオンするのでＣＭＯ
Ｓインバータ１，２および３，４が電気的に接続される
が第Ｎ＋１段目の記憶素子１５に着目してみると、７の
オン抵抗が７′のものより小さいため、ＣＭＯＳインバ
ータ３で保存されていたデータの方が先にＣＭＯＳイン
バータ４に伝わり、再びＣＭＯＳインバータ３フィード
バックされるのでＣＭＯＳインバータ３の持つデータを
確実に転送することができ、結果的には、第Ｎ段目の記
憶素子１４に格納されていたデータが第Ｎ＋１段目の記
憶素子１５にシフトされたことになる。
端子１１にロウレベル電圧を加えると、ゲート８の出力
はロウレベルに、またゲート９の出力はハイレベルにな
るため、Ｎチャンネルトランジスタ５，７はオンたまま
になるためシフト動作は行なわず、それぞれの記憶素子
はデータを保持した状態を安定に保っている。
はロウレベルに、またゲート９の出力はハイレベルにな
るため、Ｎチャンネルトランジスタ５，７はオンたまま
になるためシフト動作は行なわず、それぞれの記憶素子
はデータを保持した状態を安定に保っている。
以上説明したように本発明は２つのインバータを単チャ
ンネルＭＯＳトランジスタを介して接続されて記憶素子
を構成し、さらに記憶素子間を別の単チャンネルＭＯＳ
トランジスタを介して接続させることにより、レーシン
グのない安定したシフト動作を行なわすことができ、か
つ素子数の少ないシフトレジスタを構成することができ
る。
ンネルＭＯＳトランジスタを介して接続されて記憶素子
を構成し、さらに記憶素子間を別の単チャンネルＭＯＳ
トランジスタを介して接続させることにより、レーシン
グのない安定したシフト動作を行なわすことができ、か
つ素子数の少ないシフトレジスタを構成することができ
る。
またセット，リセット機能の追加にも若干のトランジス
タの追加により実現できる。
タの追加により実現できる。
第１図は本発明の一実施例の双方向シフトレジスタの部
分回路図、第２図（ａ），（ｂ）は第１図のシフト動作
時のタイミングチャートである。 １〜４…ＣＭＯＳインバータ、５〜７，５′〜７′…チ
ャンネルエンハンスメントＭＯＳトランジスタ、８…Ａ
ＮＤゲート、９…ＮＡＮＤゲート、１０…インバータ、
１１…シフト制御端子、１２〜１３…クロック入力端
子、１４…第Ｎ段目の記憶素子、１５…第Ｎ＋１段目の
記憶素子。
分回路図、第２図（ａ），（ｂ）は第１図のシフト動作
時のタイミングチャートである。 １〜４…ＣＭＯＳインバータ、５〜７，５′〜７′…チ
ャンネルエンハンスメントＭＯＳトランジスタ、８…Ａ
ＮＤゲート、９…ＮＡＮＤゲート、１０…インバータ、
１１…シフト制御端子、１２〜１３…クロック入力端
子、１４…第Ｎ段目の記憶素子、１５…第Ｎ＋１段目の
記憶素子。
Claims (1)
- 【請求項１】１ビット分の情報を格納する第Ｎ段の記憶
セルは、第１のイバータの入力と第２のインバータの出
力間および前記第１のインバータの出力と前記第２のイ
ンバータの入力間が第１の制御線を共通に接続したゲー
ト入力をもつ第１および第２の単チャンネルＭＯＳトラ
ンジスタを介してそれぞれ接続され、前記第Ｎ段と第Ｎ
＋１段の記憶セル間は前記第Ｎ段の第２のインバータの
入力と前記第Ｎ＋１段に配置される記憶セルにおける第
１のインバータの出力間および前記Ｎ段の第２のインバ
ータの出力と前記Ｎ＋１段に配置される記憶セルにおけ
る第１のインバータの入力間が第２の制御線を共通に接
続したゲート入力をもつ第３および第４の単チャンネル
ＭＯＳトランジスタを介して接続され、前記第２および
第４の単チャンネルＭＯＳトランジスタは前記第１およ
び第３の単チャンネルＭＯＳトランジスタよりもオン抵
抗が小さく、かつ、前記第３および第４の単チャンネル
ＭＯＳトランジスタ，前記Ｎ段の記憶セルの第２のイン
バータ，前記第Ｎ＋１段における記憶セルの第１のイン
バータにより、シフト時に一時的に記憶セルと同じ構成
になることを特徴とするシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271138A JPH061638B2 (ja) | 1986-11-14 | 1986-11-14 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271138A JPH061638B2 (ja) | 1986-11-14 | 1986-11-14 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63127497A JPS63127497A (ja) | 1988-05-31 |
| JPH061638B2 true JPH061638B2 (ja) | 1994-01-05 |
Family
ID=17495845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61271138A Expired - Lifetime JPH061638B2 (ja) | 1986-11-14 | 1986-11-14 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061638B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2683348B1 (fr) * | 1991-11-06 | 1994-01-14 | Etat Francais Delegue Armement | Reseau bidimensionnel periodique de memorisation et de traitement booleen d'images. |
| FR2777138B1 (fr) * | 1998-04-06 | 2000-09-08 | France Etat | Procede et dispositif de traitement d'informations binaires |
-
1986
- 1986-11-14 JP JP61271138A patent/JPH061638B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63127497A (ja) | 1988-05-31 |
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