JPH04208071A - 全波整流回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、互いにブリッジ接続された四つの整流素子を
有する全波整流回路に係り、主として半導体バイポーラ
プロセス技術により形成される全波整流回路に関する。

〈従来技術〉 従来の全波整流回路は、第３図に示すように、四つのダ
イオードＤ１〜Ｄ、を互いにブリッジ接続した構成であ
り、入力端子Ａ−Ｂ間に交流電圧を印加すると、出力端
子ＶＣＣ−ＧＮＤ間に直流電圧を発生するものである。

動作としては、入力端子Ａ−Ｂ間に、入力端子Ａが’Ｈ
Ｊ電位で、入力端子Ｂが’ＬＪ電位となる一半サイクル
が与えられる場合、入力端子Ａ　−ダイオードＤ＋−出
力端子■ＣＣ−出力端子ＧＮＤ−ダイオードＤ４−入力
端子Ｂといった通過路が形成される。一方、入力端子Ａ
−Ｂ間に、入力端子Ａが’ＬＪ　１１位で、入力端子Ｂ
が’ＨＪ電位となる他半サイクルが与えられる場合、入
力端子Ｂ→ダイオードＤ２→出力端子ＶＣＣ−出力端子
ＧＮＤ→ダイオードＤ、→入力端子Ａといった通過路が
形成される。

〈発明が解決しようとする課題〉 ところで、上記従来の全波整流回路において、ダイオー
ドＤ　Ｉ−Ｄ　ａのアノ−ドルカソード間の１唄方向の
電圧降下をそれぞれ■、とすると、出力端子ＶＣＣ−Ｃ
ＮＤ間に出力される直流電圧は、入力端子Ａ〜Ｂ間に与
えられる交流電圧の振幅に対して２ＶＦの電圧降下を起
こしていることになる。通常、ダイオードのアノード〜
カソード間の電圧降下■、は、０．５〜０．８　（Ｖ）
程度であり、したがって、入力される交流電圧の振幅に
対して１．０〜１゜６　〔■〕の電圧降下が起きること
になる。

このように、従来の全波整流回路では、大きな電圧降下
を起こすため、人力される交流電圧の振幅が小さい場合
には出力電圧が得られなくなることがある。

〈発明の目的〉 本発明は、このような事情に鑑みて創案されたもので、
入力される交流電圧の振幅が小さい場合にも電圧降下の
少ない適正な出力が得られるようにすることを目的とし
ている。

〈課題を解決するための手段〉 本発明は、このような目的を達成するために、互いにブ
リソノ接続された四つの整流素子を有する全波整流回路
において、次の構成をとる。

本発明の全波整流回路では、入力される交流信号の一半
サイクル通過路内にある二つの整流素子のうちの一方と
、他半サイクル通過路内にある二つの整流素子のうちの
一方とに代えて、それぞれトランジスタのコレクタ、エ
ミッタが挿入され、かつ、前記各トランジスタが、入力
される交流信号の半サイクル毎に交互にオン・オフ制御
され５ることに特徴を有する。

〈作用〉 それぞれの半サイクル通過路にトランジスタを設けてい
るから、仮に、半サイクル通過路にある二つの整流素子
をトランジスタとダイオードとした場合、入力される交
流信号の半サイクルに対して、トランジスタにおけるコ
レクタ〜エミンタ間の電圧降下■。と、ダイオードにお
けるアノード−カソード間の順方向の電圧降下Ｖ、とが
起こることになり、従来のダイオードのみで構成する全
波整流回路に比べて電圧降下が小さくなる。

このことは、トランジスタにおけるコレクタ〜エミッタ
間の電圧降下Ｖ　ｃ、が０．　１　　〔Ｖ）程度であっ
て、ダイオードにおけるアノード〜カソード間の電圧降
下ｖ、の０．５〜０．８　（Ｖ）に比べて小さいことか
ら明らかである。

〈実施例〉 以下、本発明の実施例を図面に基づいて詳細に説明する
。

第１図に本発明の一実施例を示している。本実施例では
、従来例におけるダイオードＤ１．Ｄ２に代えてＰＮＰ
型のトランジスタＱ＋　、Ｑｚを用いている。なお、各
素子は半導体バイポーラプロセス技術により形成される
が、この場合、Ｐ型の基板を用いる。

具体的には、図に示すように、ＰＮＰ型のトランジスタ
Ｑ、のエミッタにダイオードＤ、のカソードが、また、
ＰＮＰ型のトランジスタＱ２のエミッタにダイオードＤ
４のカソードがそれぞれ接続され、トランジスタ鈷のコ
レクタとトランジスタＱ２のコレクタとが、また、ダイ
オードＤ３のアノードとダイオードＤ、のアノードとが
それぞれ接続されており、トランジスタＱ１のベースは
入力端子Ｂに電流制限抵抗Ｒ２を介して、また、トラン
ジスタＱ２のベースは入力端子Ａに電流制限抵抗Ｒ２を
介してそれぞれ接続されている。

なお、トランジスタＱ、　、Ｑ２のベース電流は全波整
流回路としては無効な電流となるため、電流制限抵抗Ｒ
１、Ｒ２を最適値とすることによって小さく抑えるよう
設計するのが望ましい。

次に、動作を説明する。

まず、入力端子Ａ−Ｂ間に、入力端子ＡがｒＨ」電位で
、入力端子Ｂが「ＬＪ電位となる一半サイクルが与えら
れる場合を説明する。トランジスタＱ１のエミッタがｒ
Ｈ，電位でベースが’ＬＪ電位であるからそのコレクタ
〜エミッタ間が導通すや一方、トランジスタＱ２のエミ
ッタが「ＬＪ電位でベースがｒＨＪ電位であるがらその
コレクタ〜エミッタ間が非導通となる。これにより、入
力端子Ａ−トランジスタＱ、−出力端子ＶＣＣ−出力端
子ＧＮＤ−ダイオードＤ４−人カ端子Ｂといった通過路
が形成される。

一方、入力端子Ａ−Ｂ間に、入力端子Ａが「Ｌ」電位で
、入力端子Ｂが「Ｉ（」電位となる他半サイクルが与え
られる場合を説明する。トランジスタＱ１のエミッタが
’ＬＪ電位でベースがｒＨＪ電位であるからそのコレフ
タルエミッタ間が非導通となる一方、トランジスタＱ２
のエミッタが「Ｈ」電位でベースが「ＬＪ電位であるか
らそのコレフタルエミッタ間が導通ずる。これにより、
入力端子Ｂ−）ランジスタＱ２−出力端子ＶＣＣ−出力
端子ＧＮＤ−ダイオードＤ３−入力端子Ａといった通過
路が形成される。

このように、ダイオードとトランジスタの組み合わせに
よっても整流機能を持つ。

第２図に本発明の他の実施例を示している。本実施例で
は、従来例におけるダイオードＤ３、Ｄ４に代えてＮＰ
Ｎ型のトランジスタＱ、　、Ｑ、を用いている。この場
合、Ｎ型基板を用いて、各素子が形成される。

すなわち、本実施例では、図に示すように、ダイオード
Ｄ、のアノードにＮＰＮ型のトランジスタＱ１のエミッ
タが、また、ダイオードＤ２のアノードにＮＰＮ型のト
ランジスタＱ４のエミッタがそれぞれ接続され、ダイオ
−）＝　Ｄ　、のカソードとダイオードＤ２のカソード
とが、また、トランジスタＱ３のコレクタとトランジス
タＱ４のコレクタとがそれぞれ接続されており、トラン
ジスタＱ３のベースは入力端子Ｂに電流制限抵抗Ｒ３を
介して、また、トランジスタＱ４のベースは入力端子Ａ
に電流制限抵抗Ｒ４を介してそれぞれ接続されている。

次に、動作を説明する。

まず、入力端子Ａ−Ｂ間に、入力端子Ａが「Ｈ」電位で
、入力端子Ｂが「ＬＪ電位となる一半サイクルが与えら
れる場合を説明する。トランジスタＱ１のエミッタが’
ＨＪ電位でベースが’ＬＪ電位であるからそのコレフタ
ルエミッタ間が非導通となり、トランジスタＱ２のエミ
ッタが’ＬＪ電位でベースが’ＨＪ電位であるからその
コレフタルエミッタ間が導通する。これにより、入力端
子Ａ−ダイオードＤ１−出力端子ＶＣＣ−出力端子ＧＮ
Ｄ−）ランジスタＱ４−入力端子Ｂといった通過路が形
成される。

一方、入力端子Ａ−Ｂ間に、入力端子Ａが「ＬＪ電位で
、入力端子Ｂが’ＨＪ電位となる他半サイクルが与えら
れる場合を説明する。トランジスタＱ１のエミッタが’
ＬＪ電位でベースが’ＨＪ電位であるからそのコレフタ
ルエミッタ間が導通する一方、トランジスタＱ２のエミ
ッタがｒ　ＨＪ電位でベースが’ＬＪ電位であるからそ
のコレフタルエミッタ間が非導通となる。これにより、
入力端子Ｂ−ダイオードＤ２−出力端子ＶＣＣ−出力端
子ＧＮＤ−）ランジスタＱ、−入力端子Ａといった通過
路が形成される。

〈発明の効果〉 以上のことから、本発明によれば、入力される交流信号
の振幅に対する電圧降下を従来よりも小さく抑えること
ができるから、入力が小さな振幅の交流信号であっても
ほぼ対応した適正な直流信号に整流できるようになる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る全波整流回路を示す回
路図、第２図は本発明の他の実施例に係る全波整流回路
を示す回路図である。 また、第３図は従来例に係る全波整流回路を示す回路図
である。 Ｑ１〜Ｑ４・・・トランジスタ Ｄ１〜Ｄ、・・・ダイオード

Claims (1)

【特許請求の範囲】
1. （１）互いにブリッジ接続された四つの整流素子を有す
   る全波整流回路であって、 入力される交流信号の一半サイクル通過路内にある二つ
   の整流素子のうちの一方と、他半サイクル通過路内にあ
   る二つの整流素子のうちの一方とに代えて、それぞれト
   ランジスタのコレクタ、エミッタが挿入され、 かつ、前記各トランジスタが、入力される交流信号の半
   サイクル毎に交互にオン・オフ制御されることを特徴と
   する全波整流回路。