JPH04208537A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH04208537A JPH04208537A JP2340918A JP34091890A JPH04208537A JP H04208537 A JPH04208537 A JP H04208537A JP 2340918 A JP2340918 A JP 2340918A JP 34091890 A JP34091890 A JP 34091890A JP H04208537 A JPH04208537 A JP H04208537A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/801—FETs having heterojunction gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/602—Heterojunction gate electrodes for FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
口産業上の利用分野〕
本発明は、化合物半導体を用いた電界効果トランジスタ
に関し、特に半導体へテロ接合を利用する電界効果トラ
ンジスタに関する。
に関し、特に半導体へテロ接合を利用する電界効果トラ
ンジスタに関する。
ＩｎＰ基板と格子整合する化合物半導体であるＩｎＧａ
ＡｓｘＡｓ （ｘ＝０．５３）は、電子の移動度及び飽
和速度がＧａＡｓよりも大きく、高周波帯（ｌＧＨｚ以
上）で動作する電界効果トランジスタ（以後ＦＥＴと略
称する。）に適した半導体材料であることから、これま
で多くの構造のＦＥＴか試みられている。
ＡｓｘＡｓ （ｘ＝０．５３）は、電子の移動度及び飽
和速度がＧａＡｓよりも大きく、高周波帯（ｌＧＨｚ以
上）で動作する電界効果トランジスタ（以後ＦＥＴと略
称する。）に適した半導体材料であることから、これま
で多くの構造のＦＥＴか試みられている。
しかしながら、金属とＩｎ、Ｇａ＋−ｘＡｓ （Ｘ＝０
５３）とのンヨットキー接合におけるバリアハイドは、
０．２ｅＶ程度と非常に小さく、ＧａＡｓでは実用化さ
れている金属ショットキー接合ケートＦＥＴ （以後Ｍ
ＥＳＦＥＴと略称する。）において、ゲートリーク電流
が大きくなり、実用化できない。またＳｉでは実用され
ている金属／酸化物絶縁体／半導体構造のＦＥＴ （Ｍ
ＯＳＦＥＴと略称する。）においては、界面準位密度が
低く、ＩｎＧａＡｓと良好な接合を形成し得る適当な酸
化物絶縁体がなく、現在まで実用化されていない。
５３）とのンヨットキー接合におけるバリアハイドは、
０．２ｅＶ程度と非常に小さく、ＧａＡｓでは実用化さ
れている金属ショットキー接合ケートＦＥＴ （以後Ｍ
ＥＳＦＥＴと略称する。）において、ゲートリーク電流
が大きくなり、実用化できない。またＳｉでは実用され
ている金属／酸化物絶縁体／半導体構造のＦＥＴ （Ｍ
ＯＳＦＥＴと略称する。）においては、界面準位密度が
低く、ＩｎＧａＡｓと良好な接合を形成し得る適当な酸
化物絶縁体がなく、現在まで実用化されていない。
化合物半導体であるＩｎｙＡρ１イＡｓ （Ｙ＝０．５
２）はＩｎＧａＡｓレ 子整合し、しかもＩｎＰまたはＩ ｎ ｔ Ｇ ａ ＋
−ｘ Ａ ５（Ｘ＝０．５３）上にエピタキシャル結
晶成長できる。
２）はＩｎＧａＡｓレ 子整合し、しかもＩｎＰまたはＩ ｎ ｔ Ｇ ａ ＋
−ｘ Ａ ５（Ｘ＝０．５３）上にエピタキシャル結
晶成長できる。
このことから、不純物を添加しないＩｎｙＡρ１イＡｓ
（Ｙ＝０．５２）は、ＩｎＧａＡｓを用いた金属／絶
縁体／半導体構造のＦＥＴ （以後ＭＩＳＦＥＴと略称
する。）のゲート絶縁層として使うことが可能である。
（Ｙ＝０．５２）は、ＩｎＧａＡｓを用いた金属／絶
縁体／半導体構造のＦＥＴ （以後ＭＩＳＦＥＴと略称
する。）のゲート絶縁層として使うことが可能である。
例えばＩＥＥＥ Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅＬｅ
ｔｔｅｒ、ＥＤＬ−１，１５４（１９８０）やＩＥＥＥ
Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅＬｅｔｔｅｒ、
ＥＤＬ −１、１７４（１９８０）に報告されている素
子を第４図に示す。半絶縁性ＩｎＰ基板４１上に成長し
た１０００人の厚さのアンドープＩ ｎ Ａ Ｉ！ Ａ
ｓバッファー層４２．１４５０人の厚さでＧｅトープ
のｎ型ＩｎＧａＡｓｔ流チャネル層４３ （ｎ＝１．２
Ｘ １０１７ａｎ−３）と６００人の厚さのアンドープ
のＩｎＡβＡｓ絶縁層４４らから成る。Ａρショットキ
ーのゲート電極４５は、最上層のＩｎＡｌ１Ａｓ絶縁層
４４の上に形成されており、ソース電極４６及びドレイ
ン電極４７はＡ ｕ Ｇ ｅから成る。ドレイン電極４
７とソース電極４６間の電流は、ＩｎＧａＡｓ電流チャ
ネル層４３を流れ、ＩｎＡＡＡｓ絶縁層４４を介してゲ
ート電極４５によって電流を制御する。このＦＥＴのト
ランスコンタクタンスｇ□ば、ゲート電極長が０．６μ
ｍの素子の場合に１３５ ｍ ｓ ／ ｉｎが得られて
おり、これは同じ様なデバイス形状を持つＧａＡｓ
ＭＥＳ ＦＥＴを上まわる性能である。
ｔｔｅｒ、ＥＤＬ−１，１５４（１９８０）やＩＥＥＥ
Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅＬｅｔｔｅｒ、
ＥＤＬ −１、１７４（１９８０）に報告されている素
子を第４図に示す。半絶縁性ＩｎＰ基板４１上に成長し
た１０００人の厚さのアンドープＩ ｎ Ａ Ｉ！ Ａ
ｓバッファー層４２．１４５０人の厚さでＧｅトープ
のｎ型ＩｎＧａＡｓｔ流チャネル層４３ （ｎ＝１．２
Ｘ １０１７ａｎ−３）と６００人の厚さのアンドープ
のＩｎＡβＡｓ絶縁層４４らから成る。Ａρショットキ
ーのゲート電極４５は、最上層のＩｎＡｌ１Ａｓ絶縁層
４４の上に形成されており、ソース電極４６及びドレイ
ン電極４７はＡ ｕ Ｇ ｅから成る。ドレイン電極４
７とソース電極４６間の電流は、ＩｎＧａＡｓ電流チャ
ネル層４３を流れ、ＩｎＡＡＡｓ絶縁層４４を介してゲ
ート電極４５によって電流を制御する。このＦＥＴのト
ランスコンタクタンスｇ□ば、ゲート電極長が０．６μ
ｍの素子の場合に１３５ ｍ ｓ ／ ｉｎが得られて
おり、これは同じ様なデバイス形状を持つＧａＡｓ
ＭＥＳ ＦＥＴを上まわる性能である。
ところが、Ｉ ｎｙＡ ｊ２ ＋−ｙＡ Ｓの混晶比が
Ｙ＝０５２の場合、ゲート電極とのショットキー接合の
ショットキー障壁高さが０．８ ｅ Ｖ程度しかなく、
特にこの素子をエンハンスメントモードで使った場合、
正のゲートバイアスを印加するため、ケートリーク電流
が約１０Ａ／ａｍ−２以上にまで増加することが問題で
あった。
Ｙ＝０５２の場合、ゲート電極とのショットキー接合の
ショットキー障壁高さが０．８ ｅ Ｖ程度しかなく、
特にこの素子をエンハンスメントモードで使った場合、
正のゲートバイアスを印加するため、ケートリーク電流
が約１０Ａ／ａｍ−２以上にまで増加することが問題で
あった。
この問題点を解決するために、ショットキー障壁高さが
、０．８ ｅ Ｖ以上あるＡ Ｉ！ ｚＧ ａ ＋−ｚ
Ａ Ｓ（０〈Ｚ≦１）をＩ ｎ Ｇ ａ Ａ ｓのかわ
りに使うことが考えられるが、この場合はＡ Ｉ Ｇ、
ａ Ａ ｓとＩ ｎ Ｇ ａ Ａ ｓの格子定数が違う
ため、格子整合させることができず、お互が接合するヘ
テロ接合界面で格子定数の差から結晶中に転位欠陥を生
じ、ＦＥＴの特性変動、不安定性が新たな問題となる。
、０．８ ｅ Ｖ以上あるＡ Ｉ！ ｚＧ ａ ＋−ｚ
Ａ Ｓ（０〈Ｚ≦１）をＩ ｎ Ｇ ａ Ａ ｓのかわ
りに使うことが考えられるが、この場合はＡ Ｉ Ｇ、
ａ Ａ ｓとＩ ｎ Ｇ ａ Ａ ｓの格子定数が違う
ため、格子整合させることができず、お互が接合するヘ
テロ接合界面で格子定数の差から結晶中に転位欠陥を生
じ、ＦＥＴの特性変動、不安定性が新たな問題となる。
そこで、本発明は、上記問題点を解決する電界効果トラ
ンジスタを提供することを目的とする。
ンジスタを提供することを目的とする。
本発明は、上記目的を達成するため、上述した従来のＩ
ｎＧａＡｓＦＥＴに対して、ＩｎＧａＡｓとのへテロ接
合界面で結晶転位欠陥を生じることすく、ショットキー
障壁高さが、エンハンスメントモードでＦＥＴを使う場
合にも充分ゲートリーク電流を低くできるゲート絶縁層
構造として、不純物を添加しない工ｎＡｓの薄膜とＡβ
Ａｓの薄膜を交互に積層した超格子を使う点にあり、そ
して、該ＡｌＡｓの膜厚１．と該Ｉ ｎＡｓの膜厚ｔ２
との比ｔ ２ ／’ ｔ １が上層に向って減少させる
点にある。
ｎＧａＡｓＦＥＴに対して、ＩｎＧａＡｓとのへテロ接
合界面で結晶転位欠陥を生じることすく、ショットキー
障壁高さが、エンハンスメントモードでＦＥＴを使う場
合にも充分ゲートリーク電流を低くできるゲート絶縁層
構造として、不純物を添加しない工ｎＡｓの薄膜とＡβ
Ａｓの薄膜を交互に積層した超格子を使う点にあり、そ
して、該ＡｌＡｓの膜厚１．と該Ｉ ｎＡｓの膜厚ｔ２
との比ｔ ２ ／’ ｔ １が上層に向って減少させる
点にある。
近年、分子線エピタキシ法（以下ＭＢＥ法と略称する。
）等を用いて、格子定数の異なる化合物半導体薄層を、
各層の厚さが結晶中に転移欠陥が発生し始める臨界膜厚
を越えない条件で、それらを交互に積層していくことに
より、転位欠陥を発生させることなく、エピタキシャル
結晶成長できることが明らかになっている。
各層の厚さが結晶中に転移欠陥が発生し始める臨界膜厚
を越えない条件で、それらを交互に積層していくことに
より、転位欠陥を発生させることなく、エピタキシャル
結晶成長できることが明らかになっている。
この手段を用いると、格子定数の差が７％である丁ｎ
Ａ ｓとＡｌＡｓの薄層でも、約５０入槽度以下に各層
の厚さを限定することにより、転位欠陥を発生させずに
交互に数１００人積層させることができる。また、Ｉ
ｎ 、ｏ、ｓ＋ Ｑ ａ ｏ、ｔアＡｓと格子整合する
Ｉ ｎ ｙＡ Ｉ ＋−ｙＡ ｓのＩｎ組成ＹはＹ＝０
．５２であるが、このＩｎｙＡＡ＋イＡ、ｓと同じ性質
の化合物半導体を、ＩｎＡｓとＡｌＡｓの薄層を交互に
積層した超格子で作ることができる。すなわち、ＩｎＡ
ｓの薄層の厚さｔｌとＡｌＡｓの薄層の厚さｔ２の比ｔ
１／ｔ２が０．５２１０．４８＃ １．０８とすれば、
これらを交互に積層した超格子はＩｎ。５□Ａ１゜４
＠ Ａ Ｓと等価となり、その平均的な格子定数は、Ｉ
ｎＰの格子定数と一致すると見なせる。
Ａ ｓとＡｌＡｓの薄層でも、約５０入槽度以下に各層
の厚さを限定することにより、転位欠陥を発生させずに
交互に数１００人積層させることができる。また、Ｉ
ｎ 、ｏ、ｓ＋ Ｑ ａ ｏ、ｔアＡｓと格子整合する
Ｉ ｎ ｙＡ Ｉ ＋−ｙＡ ｓのＩｎ組成ＹはＹ＝０
．５２であるが、このＩｎｙＡＡ＋イＡ、ｓと同じ性質
の化合物半導体を、ＩｎＡｓとＡｌＡｓの薄層を交互に
積層した超格子で作ることができる。すなわち、ＩｎＡ
ｓの薄層の厚さｔｌとＡｌＡｓの薄層の厚さｔ２の比ｔ
１／ｔ２が０．５２１０．４８＃ １．０８とすれば、
これらを交互に積層した超格子はＩｎ。５□Ａ１゜４
＠ Ａ Ｓと等価となり、その平均的な格子定数は、Ｉ
ｎＰの格子定数と一致すると見なせる。
したがって、ＦＥＴの電流チャネル層となるＩｎｏ、ｓ
３Ｇ ａ Ｌ４Ｔ Ａ ｓ層上にこの超格子を成長させ
ると、これらの半導体へテロ接合界面での格子定数の違
いによる転位欠陥の発生を防ぐことができる。
３Ｇ ａ Ｌ４Ｔ Ａ ｓ層上にこの超格子を成長させ
ると、これらの半導体へテロ接合界面での格子定数の違
いによる転位欠陥の発生を防ぐことができる。
その後、徐々にこの超格子におけるｔ、／１２を減らす
方向、すなわち、ＩｎＡｓ薄膜の割合を減らすことによ
り、超格子の平均的なバンドギャップは増加し、したが
って金属ケート電極とのショットキー接合障壁をＡｌ２
Ａｓの約１．２ｅＶ付近まで容易に高くすることができ
る。そして、本発明において、１ 、 ／ １２の比が
上層に向って減少させることの限定理由は、このためで
ある。
方向、すなわち、ＩｎＡｓ薄膜の割合を減らすことによ
り、超格子の平均的なバンドギャップは増加し、したが
って金属ケート電極とのショットキー接合障壁をＡｌ２
Ａｓの約１．２ｅＶ付近まで容易に高くすることができ
る。そして、本発明において、１ 、 ／ １２の比が
上層に向って減少させることの限定理由は、このためで
ある。
以下、第１〜３図に基づいて本発明をより詳細に説明す
る。
る。
〔実施例１〕
第１図は、本発明の電界効果トランジスタの第１の実施
例を示す素子主要部の断面図である。
例を示す素子主要部の断面図である。
Ｆｅを添加した面方位（１００）の半絶縁性ＩｎＰ基板
１上へ、３０００人の厚さの不純物を添加しないＩｎＡ
ｆｌＡｓバッファー層２及び１×１０１８ｃｍ−３の濃
度でＳｉが添加された２００人の厚さのＩ ｎ、 Ｇ
ａ Ａ ｓ電流チャネル層３を順に周知のＭＢＥ法を用
いてエピタキシャル結晶成長した。
１上へ、３０００人の厚さの不純物を添加しないＩｎＡ
ｆｌＡｓバッファー層２及び１×１０１８ｃｍ−３の濃
度でＳｉが添加された２００人の厚さのＩ ｎ、 Ｇ
ａ Ａ ｓ電流チャネル層３を順に周知のＭＢＥ法を用
いてエピタキシャル結晶成長した。
ＩｎＡ６Ａｓバッファー層２及びＩｎＧａＡｓ電流チャ
ネル層３のＩｎ組成は、それぞれ順に０．５２及び０．
５３とし、半絶縁性ＩｎＰ基板１と格子定数を合わせて
格子整合させた。ソース電極６及びドレイン電極７は、
Ａ ｕ Ｇ ｅ −Ｎ ｉ合金から成り、Ｉ ｎ Ｇ
ａ Ａ ｓ電流チャネル層３上にＩｎＡｓとＡ ＲＡ
ｓとの薄層を多数積層した超格子４を隔てて配置され、
それぞれｒ ｎ Ｇ ａ Ａ ｓ電流チャネル層３と電
気的に低、抵抗のオーム接触を成す。超格子４上にはＡ
ρのゲート電極５が設けられ、これンこよって超格子４
を介してＩ ｎ Ｇ ａ Ａ ｓ電流チャネル層３内の
電子濃度を制御して、ソース電極６とトレイン電極７間
の電流を制御する。
ネル層３のＩｎ組成は、それぞれ順に０．５２及び０．
５３とし、半絶縁性ＩｎＰ基板１と格子定数を合わせて
格子整合させた。ソース電極６及びドレイン電極７は、
Ａ ｕ Ｇ ｅ −Ｎ ｉ合金から成り、Ｉ ｎ Ｇ
ａ Ａ ｓ電流チャネル層３上にＩｎＡｓとＡ ＲＡ
ｓとの薄層を多数積層した超格子４を隔てて配置され、
それぞれｒ ｎ Ｇ ａ Ａ ｓ電流チャネル層３と電
気的に低、抵抗のオーム接触を成す。超格子４上にはＡ
ρのゲート電極５が設けられ、これンこよって超格子４
を介してＩ ｎ Ｇ ａ Ａ ｓ電流チャネル層３内の
電子濃度を制御して、ソース電極６とトレイン電極７間
の電流を制御する。
第２図は、超格子４の構造を詳しく説明するための断面
図である。超格子４は、ＩｎＧａＡｓ’Ｅ５流チャネル
層３上にＩｎＡｓ層８とＡｐＡｓ層９とを交互にＭＢＥ
法を用いてエピタキシャル結晶成長した。ＩｎＧａＡｓ
電流チャネル層３と接する最初のＡｆｆＡｓ層９の厚さ
ｔ２とそのＡｐＡｓ層９と接するＩｎＡｓ層８の厚さｔ
ｌの比ｔ＋／ｌｚは、ＩｎＧａＡｓ電流チャネル層３（
Ｉｎ組成０．５３）の格子定数と、このＡｐＡｓ層９及
びＩｎＡｓ層８の平均格子定数が一致する様に、ｔ、／
１２＝ｏ、５２１０．４８＃１．０８にできるたけ近く
した。さらにｊｌ＋ｉ２は、それぞれの半導体へテロ接
合界面で転位欠陥が発生しないために臨界膜厚以下のそ
れぞれ約５２人と約４８人となる様に成長をコントロー
ルした。
図である。超格子４は、ＩｎＧａＡｓ’Ｅ５流チャネル
層３上にＩｎＡｓ層８とＡｐＡｓ層９とを交互にＭＢＥ
法を用いてエピタキシャル結晶成長した。ＩｎＧａＡｓ
電流チャネル層３と接する最初のＡｆｆＡｓ層９の厚さ
ｔ２とそのＡｐＡｓ層９と接するＩｎＡｓ層８の厚さｔ
ｌの比ｔ＋／ｌｚは、ＩｎＧａＡｓ電流チャネル層３（
Ｉｎ組成０．５３）の格子定数と、このＡｐＡｓ層９及
びＩｎＡｓ層８の平均格子定数が一致する様に、ｔ、／
１２＝ｏ、５２１０．４８＃１．０８にできるたけ近く
した。さらにｊｌ＋ｉ２は、それぞれの半導体へテロ接
合界面で転位欠陥が発生しないために臨界膜厚以下のそ
れぞれ約５２人と約４８人となる様に成長をコントロー
ルした。
以後その上層のＡ １２ Ａ ｓ層９とＩ ｎ Ａ ｓ
層８は、二の順でとなり合う２つの層に分けた時、それ
ぞれの２層の膜厚の和が約１００人となり、かつｔ１／
ｔ ２が上部になるにつれて除々に小さくなり、最後
にゲート電極５と接する最上部でｔ１／１２＝００６４
となる様にＡｆｆＡｓ層９とＩｎＡｓ層８をそれぞれ１
０層づつＭＢＥ法でエピタキシャル結晶成長する。
層８は、二の順でとなり合う２つの層に分けた時、それ
ぞれの２層の膜厚の和が約１００人となり、かつｔ１／
ｔ ２が上部になるにつれて除々に小さくなり、最後
にゲート電極５と接する最上部でｔ１／１２＝００６４
となる様にＡｆｆＡｓ層９とＩｎＡｓ層８をそれぞれ１
０層づつＭＢＥ法でエピタキシャル結晶成長する。
第１図のＩｎＧａＡｓＦＥＴ構造で、ＡＩ２ゲート電極
５と超格子４のショットキー接合障壁の高さは約１ｅＶ
となり、ケート電極のリーク電流は、Ｉｎ。５２Ａρｏ
４ａＡｓを超格子４のかわりに用いた場合と比べてゲー
ト電極に正・バイアス電圧印加時で大幅に減少した。例
えば、ゲートバイアス電圧＋０．５ Ｖ印加時にゲート
リーク電流は１０−１〜１０−２Ａ／Ｃｍ−’程度であ
り、Ｉ ｎ ０．５２ Ａ ｊ２０．４８ Ａ Ｓを使
った場合と比較してケートリーク電流は、約ントモード
Ｉ ｎＧａＡｓ電流チャネルＦＥＴの高周波帯における
雑音性能が著しく改善された。また、ショットキー接合
障壁の高さが高くなったことからゲート電極の逆方向耐
圧も向上し、この素子を高周波帯における高出力素子と
しても使うことが可能となった。
５と超格子４のショットキー接合障壁の高さは約１ｅＶ
となり、ケート電極のリーク電流は、Ｉｎ。５２Ａρｏ
４ａＡｓを超格子４のかわりに用いた場合と比べてゲー
ト電極に正・バイアス電圧印加時で大幅に減少した。例
えば、ゲートバイアス電圧＋０．５ Ｖ印加時にゲート
リーク電流は１０−１〜１０−２Ａ／Ｃｍ−’程度であ
り、Ｉ ｎ ０．５２ Ａ ｊ２０．４８ Ａ Ｓを使
った場合と比較してケートリーク電流は、約ントモード
Ｉ ｎＧａＡｓ電流チャネルＦＥＴの高周波帯における
雑音性能が著しく改善された。また、ショットキー接合
障壁の高さが高くなったことからゲート電極の逆方向耐
圧も向上し、この素子を高周波帯における高出力素子と
しても使うことが可能となった。
〔実施例２〕
第３図は、本発明の第２の実施例を示した電界効果トラ
ンジスタの主要部断面図である。本実施例は、第１の実
施例のＩｎＡｊ７Ａｓバッファー層２のかわりに高抵抗
■ｎＰバッファー層３２を用いた。
ンジスタの主要部断面図である。本実施例は、第１の実
施例のＩｎＡｊ７Ａｓバッファー層２のかわりに高抵抗
■ｎＰバッファー層３２を用いた。
まずＦｅを添加した面方位（１００）の半絶縁性ＩｎＰ
基板１上へ約１μｍのＦｅを添加して高抵抗としたＩｎ
Ｐバッファー層３２及びｌＸｌ０”ｃｍ−３の濃度でＳ
が添加された。２００人のＩ ｎＧａＡｓ電流チャネル
層３３（Ｉｎ組成は０．５３）を、この順にエピタキシ
ャル結晶成長した。超格子４、ゲート電極５．ソース電
極６及びドレイン電極７の構成は、第１の実施例と同じ
である。このＩｎＧａＡｓＦＥＴでも、ゲート電極のリ
ーク電流は、第１の実施例と同様、ゲート電極に正バイ
アスを印加する場合に大幅に減少し、かつゲート電極の
逆方向耐圧も向上し、高周波帯における性能向上できた
。
基板１上へ約１μｍのＦｅを添加して高抵抗としたＩｎ
Ｐバッファー層３２及びｌＸｌ０”ｃｍ−３の濃度でＳ
が添加された。２００人のＩ ｎＧａＡｓ電流チャネル
層３３（Ｉｎ組成は０．５３）を、この順にエピタキシ
ャル結晶成長した。超格子４、ゲート電極５．ソース電
極６及びドレイン電極７の構成は、第１の実施例と同じ
である。このＩｎＧａＡｓＦＥＴでも、ゲート電極のリ
ーク電流は、第１の実施例と同様、ゲート電極に正バイ
アスを印加する場合に大幅に減少し、かつゲート電極の
逆方向耐圧も向上し、高周波帯における性能向上できた
。
以上説明したように、本発明によれば、ＦＥＴの電流チ
ャネル層となるＩ ｎＧａＡｓ （Ｉｎ組成０．５３
）と接する面ではＩｎＧａＡｓと実効的な格子定数が一
致し、かつゲート電極とのショットキー接合障壁が充分
に大きくなる超格子を、不純物を添加しないＩｎＡｓと
Ａ １２ Ａ ｓとの薄層を交互に積層して形成し、こ
れをＭＩＳＦＥＴ構造のゲート絶縁層として使うことに
より、ＩｎＧａＡｓ電流チャネル層と超格子のへテロ接
合面では結晶中に転位欠陥が発生することなく、かつＦ
ＥＴのゲート電極のリーク電流を大きく減らすことがで
き、しかもゲート電極の逆方向耐圧が向上し、ＩｎＧａ
Ａｓが本来持っている勝れた電気的特性を充分に発起す
ることができる、高周波帯で動作する、電界効果トラン
ジスタを設計及び製造することができた。
ャネル層となるＩ ｎＧａＡｓ （Ｉｎ組成０．５３
）と接する面ではＩｎＧａＡｓと実効的な格子定数が一
致し、かつゲート電極とのショットキー接合障壁が充分
に大きくなる超格子を、不純物を添加しないＩｎＡｓと
Ａ １２ Ａ ｓとの薄層を交互に積層して形成し、こ
れをＭＩＳＦＥＴ構造のゲート絶縁層として使うことに
より、ＩｎＧａＡｓ電流チャネル層と超格子のへテロ接
合面では結晶中に転位欠陥が発生することなく、かつＦ
ＥＴのゲート電極のリーク電流を大きく減らすことがで
き、しかもゲート電極の逆方向耐圧が向上し、ＩｎＧａ
Ａｓが本来持っている勝れた電気的特性を充分に発起す
ることができる、高周波帯で動作する、電界効果トラン
ジスタを設計及び製造することができた。
第１図は、本発明の第１の実施例のＦＥＴ素子断面図、
第２図は、第１図に示した超格子部分断面図、第３図は
、本発明の第２の実施例のＦＥＴ素子断面図、第４図は
、従来のＩ ｎＧａＡｓ ＦＥＴ素子断面図である。 １・・・・・・半絶縁性ＩｎＰ基板、２・・・・・Ｉｎ
ＡＡＡｓバッファー層、３・・・・・・ＩｎＧａＡｓｔ
流チャネル層、４・・・・・・超格子、５・・・・・・
ゲート電極、６・・・・・ソース電極、７・・・・・・
ドレイン電極、８・・・・・・ＩｎＡｓ層、９・・・・
・・ＡＡＡｓ層、３２・・・・・・高抵抗ＩｎＰバッフ
ァー層、３３・・・・・Ｉ ｎ Ｇ ａ Ａ ｓ電流チ
ャネル層、４１・・・・・・半絶縁性ＩｎＰ基板、４２
・・・・・・ＩｎＡＡＡｓバッファー層、４３−ＩｎＧ
ａＡｓ電流チャネル層、４４・・・・工ｎＡｕＡｓ絶縁
層、４５・・・・・・ゲート電極、４６・・・・・・ソ
ース電極、４７・・・・・・ドレイン電極。 代理人 弁理士 内 原 晋 箒 ｌ 図 戸２ 菌
第２図は、第１図に示した超格子部分断面図、第３図は
、本発明の第２の実施例のＦＥＴ素子断面図、第４図は
、従来のＩ ｎＧａＡｓ ＦＥＴ素子断面図である。 １・・・・・・半絶縁性ＩｎＰ基板、２・・・・・Ｉｎ
ＡＡＡｓバッファー層、３・・・・・・ＩｎＧａＡｓｔ
流チャネル層、４・・・・・・超格子、５・・・・・・
ゲート電極、６・・・・・ソース電極、７・・・・・・
ドレイン電極、８・・・・・・ＩｎＡｓ層、９・・・・
・・ＡＡＡｓ層、３２・・・・・・高抵抗ＩｎＰバッフ
ァー層、３３・・・・・Ｉ ｎ Ｇ ａ Ａ ｓ電流チ
ャネル層、４１・・・・・・半絶縁性ＩｎＰ基板、４２
・・・・・・ＩｎＡＡＡｓバッファー層、４３−ＩｎＧ
ａＡｓ電流チャネル層、４４・・・・工ｎＡｕＡｓ絶縁
層、４５・・・・・・ゲート電極、４６・・・・・・ソ
ース電極、４７・・・・・・ドレイン電極。 代理人 弁理士 内 原 晋 箒 ｌ 図 戸２ 菌
Claims (3)
- （１）ＩｎＰと格子整合するＩｎＧａＡｓを電流チャネ
ル層とし、該電流チャネル層上に不純物を添加しないＡ
ｌＡｓ薄膜とＩｎＡｓ薄膜とを交互に積層し、となり合
う該ＡｌＡｓの膜厚ｔ＿２と該ＩｎＡｓの膜厚ｔ＿１の
比ｔ＿１／ｔ＿２が上層に向って減少させることを特徴
とする電界効果トランジスタ。 - （２）ＡｌＡｓ薄膜とＩｎＡｓ薄膜とをそれぞれ少なく
とも１０層交互に積層する請求項（１）に記載の電界効
果トランジスタ。 - （３）ＡｌＡｓ薄膜の膜厚ｔ＿２とＩｎＡｓ薄膜の膜厚
ｔ＿１との比ｔ＿１／ｔ＿２が上層に向って減少させ、
ゲート電極と接する最上部でｔ＿１／ｔ＿２＝０．０６
４とする請求項（２）に記載の電界効果トランジスタ。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340918A JP2964637B2 (ja) | 1990-11-30 | 1990-11-30 | 電界効果トランジスタ |
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|---|---|
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| JP2964637B2 JP2964637B2 (ja) | 1999-10-18 |
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| Publication number | Publication date |
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