JPH0232431A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0232431A JPH0232431A JP18182688A JP18182688A JPH0232431A JP H0232431 A JPH0232431 A JP H0232431A JP 18182688 A JP18182688 A JP 18182688A JP 18182688 A JP18182688 A JP 18182688A JP H0232431 A JPH0232431 A JP H0232431A
- Authority
- JP
- Japan
- Prior art keywords
- address
- control
- memory
- output
- processing device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、主記憶制御装置（以降ＭＣＵと略称する）に
係り、特にアクセス速度の異なる複数のメモリを実装す
る主記憶装置をアクセスするのに好適な情報処理装置に
関する。
係り、特にアクセス速度の異なる複数のメモリを実装す
る主記憶装置をアクセスするのに好適な情報処理装置に
関する。
従来、メモリアクセス速度の異なるメモリを実装するデ
ータ処理装置では、特開昭５８−７６９５５号公報に記
載のように、アクセスに対する応答時間の早遅を制御す
ることにより、プロセッサの待ちサイクルの挿入回数を
制御する方法がある。
ータ処理装置では、特開昭５８−７６９５５号公報に記
載のように、アクセスに対する応答時間の早遅を制御す
ることにより、プロセッサの待ちサイクルの挿入回数を
制御する方法がある。
上記従来技術では、メモリ制御信号であるＲＡＳ、ＣＡ
Ｓ、ＷＥや、ローアドレス、モジュールアドレスといっ
た、対メモリインタフェース信号に対する制御が行なわ
れておらず、素子のアクセス時間の変化に対する応答時
間の早遅の制御に対して柔軟性がなかった。
Ｓ、ＷＥや、ローアドレス、モジュールアドレスといっ
た、対メモリインタフェース信号に対する制御が行なわ
れておらず、素子のアクセス時間の変化に対する応答時
間の早遅の制御に対して柔軟性がなかった。
本発明の目的は、対メモリインタフェース信号を制御す
るＭＣＵの内部ステージを素子のアクセス時間の変化に
対応してステージの追加、削除を行うことにより、最適
なメモリアクセスタイミイグを出力させることにある。
るＭＣＵの内部ステージを素子のアクセス時間の変化に
対応してステージの追加、削除を行うことにより、最適
なメモリアクセスタイミイグを出力させることにある。
上記目的は、データ処理装置から出力されるアドレスの
一部をマイクロプログラムの指定により、メモリアクセ
ス制御用に割り当てＭＣＵに出力し、ＭＣＵは制御用の
ビットの値からＭＣＵの内部ステージの切換え制御を行
うことにより達成される。
一部をマイクロプログラムの指定により、メモリアクセ
ス制御用に割り当てＭＣＵに出力し、ＭＣＵは制御用の
ビットの値からＭＣＵの内部ステージの切換え制御を行
うことにより達成される。
データ処理装置からの主記憶装置へのアクセスにあたっ
ては、アクセスするアドレスはデータ処理装置がＭＣＵ
に対し出力する。この時、マイクロプログラム制御によ
り、アドレスの一部にメモリアクセスタイミング制御用
のコードを埋め込み出力すると、ＭＣＵは上記コードに
よりＭＣＵ内部のステージ制御を行い、主記憶装置に対
しメモリ素子の仕様に適したタイミングで、アドレスお
よびメモリ制御信号を出力することができる。
ては、アクセスするアドレスはデータ処理装置がＭＣＵ
に対し出力する。この時、マイクロプログラム制御によ
り、アドレスの一部にメモリアクセスタイミング制御用
のコードを埋め込み出力すると、ＭＣＵは上記コードに
よりＭＣＵ内部のステージ制御を行い、主記憶装置に対
しメモリ素子の仕様に適したタイミングで、アドレスお
よびメモリ制御信号を出力することができる。
以下、図面を参照して本発明の一実施例について説明す
る。
る。
第１図は、本発明の一実施例である情報処理装置の概略
図である。データ処理装置（ＭＰＵ）１と、主記憶制御
装置（ＭＣＵ）２と、主記憶装置（ＭＭ）３とからなる
システムで、例えば、ＭＰＵ１からＭＭ３にデータを書
き込む場合、ＭＰＵ１は書き込むアドレスをメモリアド
レスレジスタ（ＭＡ）４からＭＣＵ２に出力するが、こ
の時、ＭＡ４から出力されるアドレスの一部をマイクロ
プログラムによる切換え信号Ｓで制御されるセレクタ５
に入力し、切換え信号Ｓの値によりアドレスを出力する
か、ＭＣＵに処理内容を変更させるためのコードＸを出
力させるかを決定する。その情報は、アドレスバス１３
−２に出力され同時にその他のアドレスもアドレスバス
１３−１に出力される。ＭＣＵ２は、これらのアドレス
を制御コード用レジスタ（ＣＲ）７とアドレスレジスタ
（ＡＤＨ）６にセットする。ＣＲＴにセットされたコー
ドはデコーダ８によりデコードされる。ステージコント
ロール部１１は、デコード結果によりライトの基本ステ
ージに対し、ステージの削除、追加等を行い１ＭＭ３に
対し、メモリ制御信号１６を、又、アドレス制御部１２
に対し、アドレス出力及びストレージアドレスのローア
ドレス、カラムアドレスの切換え制御を行い、又、デー
タ制御部１ｏに対し出力データ制御を行う。ライトステ
ージが終了するとステージコントロール部１１は、ＭＰ
ＵＩに対し終了報告信号１８を出力し、処理を終了する
。
図である。データ処理装置（ＭＰＵ）１と、主記憶制御
装置（ＭＣＵ）２と、主記憶装置（ＭＭ）３とからなる
システムで、例えば、ＭＰＵ１からＭＭ３にデータを書
き込む場合、ＭＰＵ１は書き込むアドレスをメモリアド
レスレジスタ（ＭＡ）４からＭＣＵ２に出力するが、こ
の時、ＭＡ４から出力されるアドレスの一部をマイクロ
プログラムによる切換え信号Ｓで制御されるセレクタ５
に入力し、切換え信号Ｓの値によりアドレスを出力する
か、ＭＣＵに処理内容を変更させるためのコードＸを出
力させるかを決定する。その情報は、アドレスバス１３
−２に出力され同時にその他のアドレスもアドレスバス
１３−１に出力される。ＭＣＵ２は、これらのアドレス
を制御コード用レジスタ（ＣＲ）７とアドレスレジスタ
（ＡＤＨ）６にセットする。ＣＲＴにセットされたコー
ドはデコーダ８によりデコードされる。ステージコント
ロール部１１は、デコード結果によりライトの基本ステ
ージに対し、ステージの削除、追加等を行い１ＭＭ３に
対し、メモリ制御信号１６を、又、アドレス制御部１２
に対し、アドレス出力及びストレージアドレスのローア
ドレス、カラムアドレスの切換え制御を行い、又、デー
タ制御部１ｏに対し出力データ制御を行う。ライトステ
ージが終了するとステージコントロール部１１は、ＭＰ
ＵＩに対し終了報告信号１８を出力し、処理を終了する
。
第２図にコントロールビットの割り付けの一例を、第３
図にメモリマツプを、第４図にタイミングチャートを示
す。例えば、ビット３１．３０の２ビツトをコントロー
ルビットとして割り付けを行った装置において、第４図
で示されるアドレスでアクセス速度の異なるメモリを使
用する場合、Ａのメモリのアドレス空間をアクセスする
場合（（ａ）の場合）は、制御コードを００としてアク
セスを行い、Ｂのメモリアドレス空間をアクセスする場
合（（ｂ）の場合）は、制御コードを１０としてアクセ
スすることにより、Ｂのメモリアドレス空間のアクセス
時に８７の１ステージ削除し、メモリアクセス時の性能
向上を図ることができる。
図にメモリマツプを、第４図にタイミングチャートを示
す。例えば、ビット３１．３０の２ビツトをコントロー
ルビットとして割り付けを行った装置において、第４図
で示されるアドレスでアクセス速度の異なるメモリを使
用する場合、Ａのメモリのアドレス空間をアクセスする
場合（（ａ）の場合）は、制御コードを００としてアク
セスを行い、Ｂのメモリアドレス空間をアクセスする場
合（（ｂ）の場合）は、制御コードを１０としてアクセ
スすることにより、Ｂのメモリアドレス空間のアクセス
時に８７の１ステージ削除し、メモリアクセス時の性能
向上を図ることができる。
本発明によれば、アドレスの一部をマイクロプログラム
の指定で１通常メモリアドレスか、制御用コードかに切
換えて出力し、主記憶制御装置の内部処理の変更を可能
とするものであり、（１）アクセス速度の異なるメモリ
番地に対応したアクセスタイミングの生成、（２）メモ
リアクセス時のデータ加工１例えば、パリティの無効化
、エラーの強制発生等、ＬＳｉのピン数の増加なしに、
メモリアクセスの性能向上、デバッグ効率の向上等に効
果がある。
の指定で１通常メモリアドレスか、制御用コードかに切
換えて出力し、主記憶制御装置の内部処理の変更を可能
とするものであり、（１）アクセス速度の異なるメモリ
番地に対応したアクセスタイミングの生成、（２）メモ
リアクセス時のデータ加工１例えば、パリティの無効化
、エラーの強制発生等、ＬＳｉのピン数の増加なしに、
メモリアクセスの性能向上、デバッグ効率の向上等に効
果がある。
第１図は本発明の一実施例である情報処理装置の構成図
、第２図はアドレスデータへの制御用ビットの割り付は
例を示す説明図、第３図はメモリマツプ図、第４図はメ
モリライトのタイミングチャートである。 １・・・データ処理装置、２・・・主記憶制御装置、３
・・・主記憶装置、４・・・メモリアドレスレジスタ、
５・・・セレクタ、６・・・アドレスレジスタ、７・・
・制御コード用レジスタ、８・・・デコーダ、９・・・
セレクタ。 １０・・・データ制御部、１１・・・ステージ制御部、
１２・・・アドレス制御部、１３−１．１３−２・・・
アドレスバス、１４・・・データバス、１５−１・・・
モジュールアドレスバス、１５−２・・・ストレージア
ドレスバス、１６・・・メモリ制御信号、１７・・・メ
モリデータバス、１８・・・終了処理報告信号。 第 図 第 図 （山） Ｅ （ｂ） Ｗε ・第
、第２図はアドレスデータへの制御用ビットの割り付は
例を示す説明図、第３図はメモリマツプ図、第４図はメ
モリライトのタイミングチャートである。 １・・・データ処理装置、２・・・主記憶制御装置、３
・・・主記憶装置、４・・・メモリアドレスレジスタ、
５・・・セレクタ、６・・・アドレスレジスタ、７・・
・制御コード用レジスタ、８・・・デコーダ、９・・・
セレクタ。 １０・・・データ制御部、１１・・・ステージ制御部、
１２・・・アドレス制御部、１３−１．１３−２・・・
アドレスバス、１４・・・データバス、１５−１・・・
モジュールアドレスバス、１５−２・・・ストレージア
ドレスバス、１６・・・メモリ制御信号、１７・・・メ
モリデータバス、１８・・・終了処理報告信号。 第 図 第 図 （山） Ｅ （ｂ） Ｗε ・第
Claims (1)
- １、データ処理装置と主記憶制御装置と主記憶装置より
成る情報処理装置において、データ処理装置から出され
るアドレスデータの一部をマイクロプログラムの指定で
制御用コードが出力できるような切換え機能を持たせる
ことにより、出力された制御用コードにより主記憶制御
装置の処理内容の変更を可能とすることを特徴とした情
報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18182688A JPH0232431A (ja) | 1988-07-22 | 1988-07-22 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18182688A JPH0232431A (ja) | 1988-07-22 | 1988-07-22 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0232431A true JPH0232431A (ja) | 1990-02-02 |
Family
ID=16107492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18182688A Pending JPH0232431A (ja) | 1988-07-22 | 1988-07-22 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0232431A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05324588A (ja) * | 1992-05-14 | 1993-12-07 | Sumitomo Metal Ind Ltd | 並列計算機 |
-
1988
- 1988-07-22 JP JP18182688A patent/JPH0232431A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05324588A (ja) * | 1992-05-14 | 1993-12-07 | Sumitomo Metal Ind Ltd | 並列計算機 |
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