JPH04209551A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04209551A JPH04209551A JP2400714A JP40071490A JPH04209551A JP H04209551 A JPH04209551 A JP H04209551A JP 2400714 A JP2400714 A JP 2400714A JP 40071490 A JP40071490 A JP 40071490A JP H04209551 A JPH04209551 A JP H04209551A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１１
【産業上の利用分野］本発明は、半導体装置の製造方法
に関し、詳しくは、素子分離などに用いる溝内にポリジ
ノコン膜などを埋め込む工程を有する半導体装置の製造
方法に関する。 ［０００２］ 【従来の技術】図６（ａ）〜（Ｃ）９図７（ｄ）〜（ｆ
）及び図８（ｇ）は、ポリシリコン膜が埋め込まれた素
子分離溝を形成する従来例の方法について説明する断面
図である。 ［０００３１図６（ａ）は、 Ｓｉ基板上の、選択酸化
用のＳ！Ｊ４膜を含む多層の絶縁膜に、溝形成用の開口
部が形成された状態を示し、図中符号２はＳｉ基体１上
に形成された、コレクタ引出し層となる不純物を高濃度
に拡散したＳｉ層、３は不純物を高濃度に拡散したＳｉ
層層上上トランジスタが形成されるＳｉ層、４ａ〜４Ｃ
はＬＯＣＯ３法によりＳｉ層層上上分離領域に選択的に
形成された厚いＳｉＯ２膜、５は素子形成領域の応力緩
和のための薄い５ｉ０２膜、６は５ｉＯｚ膜を被覆する
Ｓ！Ｊ＜膜、７は５ｉｘＮ＜膜６上のＰＳＧ膜、８ａ、
８ｂは素子分離領域のＰＳＧ膜７／５ｊ３Ｎ４膜６／５
ｉＯｚ膜４ａ、４ｃを貫通して形成された溝形成用の開
口部である。なお、Ｓｉ基体１．高濃度Ｓｉ層２及びＳ
ｉ層３でＳｉ基板１３を構成する。
に関し、詳しくは、素子分離などに用いる溝内にポリジ
ノコン膜などを埋め込む工程を有する半導体装置の製造
方法に関する。 ［０００２］ 【従来の技術】図６（ａ）〜（Ｃ）９図７（ｄ）〜（ｆ
）及び図８（ｇ）は、ポリシリコン膜が埋め込まれた素
子分離溝を形成する従来例の方法について説明する断面
図である。 ［０００３１図６（ａ）は、 Ｓｉ基板上の、選択酸化
用のＳ！Ｊ４膜を含む多層の絶縁膜に、溝形成用の開口
部が形成された状態を示し、図中符号２はＳｉ基体１上
に形成された、コレクタ引出し層となる不純物を高濃度
に拡散したＳｉ層、３は不純物を高濃度に拡散したＳｉ
層層上上トランジスタが形成されるＳｉ層、４ａ〜４Ｃ
はＬＯＣＯ３法によりＳｉ層層上上分離領域に選択的に
形成された厚いＳｉＯ２膜、５は素子形成領域の応力緩
和のための薄い５ｉ０２膜、６は５ｉＯｚ膜を被覆する
Ｓ！Ｊ＜膜、７は５ｉｘＮ＜膜６上のＰＳＧ膜、８ａ、
８ｂは素子分離領域のＰＳＧ膜７／５ｊ３Ｎ４膜６／５
ｉＯｚ膜４ａ、４ｃを貫通して形成された溝形成用の開
口部である。なお、Ｓｉ基体１．高濃度Ｓｉ層２及びＳ
ｉ層３でＳｉ基板１３を構成する。
【ｏ ｏ ｏ ４］まず、この状態で、図６（ｂ）に示
すように、開口部８ａ、８ｂ底部のＳｉ基板１３を選択
的に異方性エツチングし、素子分離用の溝９ａ、９ｂを
形成する。 ［０００５］次に、溝９ａ、９ｂの壁面のＳｉ基板１３
に５ｉｎ２膜１０ａ、 １０ｂを形成する（図６（ｃ）
）。 ［０００６］次いで、溝９ａ、９ｂを埋めるように全面
にポリシリコン膜］１を形成する（図７（ｄ））。 ［０００７］次に、Ｓ！３Ｎ＋膜６をストッパとしてポ
リシリコン膜１１を研磨し、溝９ａ、９ｂ内にポリシリ
コン膜１１ａを残存する（図７（ｃ））。 ［０００８］次いで、溝９ａ、９ｂ内に露出するポリジ
ノコン膜１１ａの表面を酸化し、絶縁用の５ｉ（ｌ膜１
２ａ、 １２ｂを形成すると、ポリシリコン膜１１ａ、
ｌｌｂが埋め込まれた素子分離用の溝９ａ、９ｂが形
成される（図７（ｆ））。 ［０００９］その後、通常の工程を経て素子形成領域に
ベース領域層１４．エミツタ層１５及びコレクタ引出し
領域層１６を形成し、更に対応するベース？ａｌ１７．
エミッタ電極１８及びコレクタ電極１９を形成して、バ
イポーラトランジスタが完成する（図８（ｇ））。 ［００１０１ 【発明が解決しようとする課題］ところで、図７（ｆ）
に示すように、溝９ａ、９ｂ内に露出するポリシリコン
膜１１ａ、 ｌｌｂの表面に絶縁用の５ｉＯｚ膜１２ａ
、 １２ｂを形成すると、必然的に体積膨張が生じるた
め、溝９ａ、９ｂの周辺部に歪みを及ぼす。このため、
ベース層１４などの形成された半導体の結晶性が悪化し
、コレクタ／エミッタ間遮断電流が増加するという問題
がある。 ［００１１１本発明は、かかる従来の問題点に鑑みてな
されたもので、溝内に埋め込まれたポリシリコン膜の表
面に絶縁用の酸化膜を形成する際、溝の周辺部に歪みを
及ぼさないようにすることができる半導体装置の製造方
法を提供することを目的とするものである。 ［００１２］ 【課題を解決するための手段】上記課題は、第１に、少
なくとも第１の耐酸化性膜を含む絶縁膜を半導体基板表
面に形成する工程と、前記絶縁膜を選択的にエツチング
して、開口部を形成し、半導体基板を表出する工程と、
前記開口部を介して前記表出する半導体基板を選択的に
エツチングし、溝を形成する工程と、前記溝内の半導体
基板の壁面に第１の酸化膜を形成する工程と、前記溝内
の壁面の第１の酸化膜を被覆して第２の耐酸化性膜及び
第２の酸化膜を順次形成する工程と、前記溝内に埋込み
部材膜を埋め込む工程と、前記溝内の上部壁面の、第２
の耐酸化性膜と埋込み部材膜とにより挟まれた前記第２
の酸化膜を選択的にエッチング・除去する工程と、前記
溝内に露出している埋込み部材膜を酸化して第３の酸化
膜を形成する工程とを有する半導体装置の製造方法によ
って達成され、第２に、前記第１及び第２の耐酸化性膜
としてＳ！Ｊｔ膜を、前記第１．第２及び第３の酸化膜
としてＳｉＯ２膜を、埋込み部材膜としてポリシリコン
膜を用いることを特徴とする第１の発明に記載の半導体
装置の製造方法によって達成される。 ［００１３］
すように、開口部８ａ、８ｂ底部のＳｉ基板１３を選択
的に異方性エツチングし、素子分離用の溝９ａ、９ｂを
形成する。 ［０００５］次に、溝９ａ、９ｂの壁面のＳｉ基板１３
に５ｉｎ２膜１０ａ、 １０ｂを形成する（図６（ｃ）
）。 ［０００６］次いで、溝９ａ、９ｂを埋めるように全面
にポリシリコン膜］１を形成する（図７（ｄ））。 ［０００７］次に、Ｓ！３Ｎ＋膜６をストッパとしてポ
リシリコン膜１１を研磨し、溝９ａ、９ｂ内にポリシリ
コン膜１１ａを残存する（図７（ｃ））。 ［０００８］次いで、溝９ａ、９ｂ内に露出するポリジ
ノコン膜１１ａの表面を酸化し、絶縁用の５ｉ（ｌ膜１
２ａ、 １２ｂを形成すると、ポリシリコン膜１１ａ、
ｌｌｂが埋め込まれた素子分離用の溝９ａ、９ｂが形
成される（図７（ｆ））。 ［０００９］その後、通常の工程を経て素子形成領域に
ベース領域層１４．エミツタ層１５及びコレクタ引出し
領域層１６を形成し、更に対応するベース？ａｌ１７．
エミッタ電極１８及びコレクタ電極１９を形成して、バ
イポーラトランジスタが完成する（図８（ｇ））。 ［００１０１ 【発明が解決しようとする課題］ところで、図７（ｆ）
に示すように、溝９ａ、９ｂ内に露出するポリシリコン
膜１１ａ、 ｌｌｂの表面に絶縁用の５ｉＯｚ膜１２ａ
、 １２ｂを形成すると、必然的に体積膨張が生じるた
め、溝９ａ、９ｂの周辺部に歪みを及ぼす。このため、
ベース層１４などの形成された半導体の結晶性が悪化し
、コレクタ／エミッタ間遮断電流が増加するという問題
がある。 ［００１１１本発明は、かかる従来の問題点に鑑みてな
されたもので、溝内に埋め込まれたポリシリコン膜の表
面に絶縁用の酸化膜を形成する際、溝の周辺部に歪みを
及ぼさないようにすることができる半導体装置の製造方
法を提供することを目的とするものである。 ［００１２］ 【課題を解決するための手段】上記課題は、第１に、少
なくとも第１の耐酸化性膜を含む絶縁膜を半導体基板表
面に形成する工程と、前記絶縁膜を選択的にエツチング
して、開口部を形成し、半導体基板を表出する工程と、
前記開口部を介して前記表出する半導体基板を選択的に
エツチングし、溝を形成する工程と、前記溝内の半導体
基板の壁面に第１の酸化膜を形成する工程と、前記溝内
の壁面の第１の酸化膜を被覆して第２の耐酸化性膜及び
第２の酸化膜を順次形成する工程と、前記溝内に埋込み
部材膜を埋め込む工程と、前記溝内の上部壁面の、第２
の耐酸化性膜と埋込み部材膜とにより挟まれた前記第２
の酸化膜を選択的にエッチング・除去する工程と、前記
溝内に露出している埋込み部材膜を酸化して第３の酸化
膜を形成する工程とを有する半導体装置の製造方法によ
って達成され、第２に、前記第１及び第２の耐酸化性膜
としてＳ！Ｊｔ膜を、前記第１．第２及び第３の酸化膜
としてＳｉＯ２膜を、埋込み部材膜としてポリシリコン
膜を用いることを特徴とする第１の発明に記載の半導体
装置の製造方法によって達成される。 ［００１３］
【作用】本発明の半導体装置の製造方法によれば、溝内
の壁面の半導体基板に形成された第１の酸化膜を被覆し
て第２の耐酸化性膜を形成している。例えば、第２の酸
化膜としてＳｉｎ、：膜を、第２の耐酸化性膜としてＳ
！ａＮ４膜を用いれば、第２の酸化膜を予め選択的に除
去することができる。 （００１４）従って、溝内に埋め込まれたポリシリコン
膜に絶縁用の第３の酸化膜を形成する前に、第３の酸化
膜の形成による体積膨張の起こる部分の第２の酸化膜を
予め選択的に除去して隙間を設け、かつ第１の酸化膜を
被覆して第２の耐酸化性膜を形成しているので、溝内に
埋め込まれたポリシリコン膜を熱酸化する際、半導体基
板には新たな酸化膜は形成されず、体積膨張を最小限に
抑制することができる。このため、第３の酸化膜がポリ
シリコン膜に形成されても、形成された第３の酸化膜は
第２の酸化膜の除去部分に確実に広がり、溝の壁面に応
力を及ぼさない。 ［００１５］
の壁面の半導体基板に形成された第１の酸化膜を被覆し
て第２の耐酸化性膜を形成している。例えば、第２の酸
化膜としてＳｉｎ、：膜を、第２の耐酸化性膜としてＳ
！ａＮ４膜を用いれば、第２の酸化膜を予め選択的に除
去することができる。 （００１４）従って、溝内に埋め込まれたポリシリコン
膜に絶縁用の第３の酸化膜を形成する前に、第３の酸化
膜の形成による体積膨張の起こる部分の第２の酸化膜を
予め選択的に除去して隙間を設け、かつ第１の酸化膜を
被覆して第２の耐酸化性膜を形成しているので、溝内に
埋め込まれたポリシリコン膜を熱酸化する際、半導体基
板には新たな酸化膜は形成されず、体積膨張を最小限に
抑制することができる。このため、第３の酸化膜がポリ
シリコン膜に形成されても、形成された第３の酸化膜は
第２の酸化膜の除去部分に確実に広がり、溝の壁面に応
力を及ぼさない。 ［００１５］
【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明する。 ［００１６］図２ （ａ） 〜（ｃ） 、図３（ｄ）〜
（ｆ）３図４（ｇ）〜（ｉ）及び図５（ｊ）〜（１）は
、ポリシリコン膜が埋め込まれた素子分離溝を形成する
従来例の方法について説明する断面図である。 ［００１７］まず、図２（ａ）に示すように、ｎ型のＳ
ｉ基体２０上に、コレクタ引出し層となるｎ型の不純物
を高濃度に拡散したＳｉ層２１を形成し、更に、不純物
を高濃度に拡散したＳｉ層２１上にトランジスタが形成
されるｎ型の低濃度のＳｉ層２２をエピタキシャル成長
により形成する。なお、これらがＳｉ基板（半導体基板
）２３を構成する。 ［００１８］次いで、良く知られたＬＯＣＯ３法により
分離領域となる領域に膜厚的６０００への５ｉＯｚ膜２
４ａ〜２４ｃを形成する。続いて、温度的９００℃の条
件で、ＳＩＪ＜膜からの応力の緩和のため、熱酸化によ
り膜厚的５０ＯＡのＳｉＯ２膜２５を素子形成領域に形
成する（図２（ｂ））。 次に、全面に膜厚的２０００へのＳｉ３Ｎ４膜（第１の
耐酸化性膜）２６及び膜厚的ＩＩＬｍのＰＳＧ膜２７を
形成する（図２（ｃ））。なお、ＰＳＧ膜２７／Ｓ！３
Ｎ４膜２６／ＳｉＯ２膜２４ａ、 ２４ｃが絶縁膜４１
を構成する。 ［００１９１次いで、不図示のレジストパターンをマス
クとして分離領域のうち素子分離領域のＰＳＧ膜２７／
Ｓ ！、＋ Ｎ４ 膜２６／５ｉ０２膜２４ａ、 ２４
ｃを貫通して開口部２８ａ、２８ｂを形成する（図３（
ｄ））。 ［００２０１次に、塩素系のエツチングガスを用いたＲ
ＩＥ法により開口部２８ａ、 ２８ｂ底部のＳｉ基板２
３を選択的に異方性エツチングし、不純物を高濃度に拡
散したＳｉ層２１を貫通して素子分離用の溝２９ａ、
２９ｂを形成する（図３（ｅ））。 ［００２１１次いで、溝２９ａ、 ２９ｂの壁面のＳｉ
基板２３に膜厚的３００〜５００へのＳｉＯ２膜（第１
の酸化膜）３０ａ。 ３０ｂを熱酸化により形成する（図３（ｆ））。 ［００２２］次に、溝２９ａ、 ２９ｂの壁面のＳｉｎ
：膜３０ａ。 ３０ｂを被覆して膜厚的５００へのＳｉ３Ｎ＋膜（第２
の耐酸化性膜）３１．膜厚的５００Ａの８１０２膜（第
２の酸化膜）３２をＣＶＤ法により形成した後、Ｓｉｎ
：膜３２上に、溝２９ａ、２９ｂを埋めるように膜厚的
１μｍのポリシリコン膜（埋込み部材膜）３３をＣＶＤ
法により形成する（図４（ｇ））。 ［００２３１次いで、コロイダルシリカを含むアミン系
の研磨液を用い、Ｓ！３Ｎ４膜３１をストッパとしてポ
リジノコン膜３３及びＳｉｎ：膜３２を研磨し、溝２９
ａ、 ２９ｂ内にポリシリコン膜３３ａ、 ３３ｂを残
存する（図４（ｈ））。 ［００２４］次に、５１３Ｎ４膜３１とポリシリコン膜
３３ａ、３３ｂとにより挟まれた溝２９ａ、 ２９ｂの
壁面上部の５ｉ０２膜３２ａ、 ３２ｂをＨＦ溶液を用
いたウェットエツチングによりエツチングする。このと
き、Ｓｉ３Ｎ４膜３１やポリシリコン膜３３ａ、 ３３
ｂと５ｉ０２膜３２ａ、 ３２ｂとのエツチングの選択
比は充分にとれるので、溝２９ａ、 ２９ｂの壁面上部
のＳｉＯ２膜３２ａ、 ３２ｂのみ選択的に除去するこ
とができる（図４（ｔ））。 ［００２５１次いで、溝２９ａ、 ２９ｂ内に露出する
ポリジノコン膜３３ａ、 ３３ｂの表面を熱酸化し、絶
縁用の膜厚的２０００Ａの５ｉＯｚ膜（第３の酸化膜）
３４ａ、 ３４ｂを形成すると、ポリシリコン膜３３
ａ、 ３３ｂが埋め込まれた素子分離用の溝２９ａ、
２９ｂが形成される（図５０））。このとき、溝２９ａ
、 ２９ｂ内のＳｉ基板２３を被覆してＳｉ３Ｎ４膜３
１を形成しているので、Ｓｉ基板２３には新たな５ｉ０
２膜は形成されず、体積膨張を最小限に抑制することが
できる。このため、ポリシリコン膜３３ａ、 ３３ｂに
形成された５ｉ０２膜３４ａ、３４ｂは予め形成された
ＳｉＯ２膜３２ａ、 ３２ｂの除去部分に確実に広がり
、溝２９ａ、 ２９ｂの壁面に応力を及ぼさない。 ［００２６］次に、Ｓｉ基板２３表面に露出するＳ！３
Ｎ＋膜３１．２６を除去した（図５（ｋ））後、通常の
工程を経て素子形成領域にｐ型のベース領域層３５．ｎ
型のエミッタ領域層３６及びｎ型のコレクタ引出し領域
層３７を形成し、更に対応するベース電極３８．エミッ
タ電極３９及びコレクタ電極４０を形成すると、バイポ
ーラトランジスタが完成する（図５（１））。 ［００２７］ 以上のように、本発明の実施例によれ
ば、溝２９ａ、 ２９ｂ内に埋め込まれたポリシリコン
膜３３ａ、３３ｂに絶縁用の５ｉ（ｈ膜３４ａ、３４ｂ
を形成する前に、図４（ｉ）に示すように、Ｓｉｎ、膜
３４ａ、 ３４ｂの形成による体積膨張の起こる部分の
５ｉ０２膜３２ａ、 ３２ｂを予め選択的に除去し、隙
間を設けているので、図５（ｊ）に示すように、５ｉＯ
ｚ膜３４ａ、 ３４ｂが形成されても、溝２９ａ、 ２
９ｂの周辺部には歪みが及ばない。これにより、溝２９
ａ。 ２９ｂの周辺部にベース領域層３８等が形成されたＳｉ
層２２の結晶性を悪化させずに保持することができるの
で、バイポーラトランジスタの特性や信頼性の悪化を防
止することができる。 ［００２８］
ついて説明する。 ［００１６］図２ （ａ） 〜（ｃ） 、図３（ｄ）〜
（ｆ）３図４（ｇ）〜（ｉ）及び図５（ｊ）〜（１）は
、ポリシリコン膜が埋め込まれた素子分離溝を形成する
従来例の方法について説明する断面図である。 ［００１７］まず、図２（ａ）に示すように、ｎ型のＳ
ｉ基体２０上に、コレクタ引出し層となるｎ型の不純物
を高濃度に拡散したＳｉ層２１を形成し、更に、不純物
を高濃度に拡散したＳｉ層２１上にトランジスタが形成
されるｎ型の低濃度のＳｉ層２２をエピタキシャル成長
により形成する。なお、これらがＳｉ基板（半導体基板
）２３を構成する。 ［００１８］次いで、良く知られたＬＯＣＯ３法により
分離領域となる領域に膜厚的６０００への５ｉＯｚ膜２
４ａ〜２４ｃを形成する。続いて、温度的９００℃の条
件で、ＳＩＪ＜膜からの応力の緩和のため、熱酸化によ
り膜厚的５０ＯＡのＳｉＯ２膜２５を素子形成領域に形
成する（図２（ｂ））。 次に、全面に膜厚的２０００へのＳｉ３Ｎ４膜（第１の
耐酸化性膜）２６及び膜厚的ＩＩＬｍのＰＳＧ膜２７を
形成する（図２（ｃ））。なお、ＰＳＧ膜２７／Ｓ！３
Ｎ４膜２６／ＳｉＯ２膜２４ａ、 ２４ｃが絶縁膜４１
を構成する。 ［００１９１次いで、不図示のレジストパターンをマス
クとして分離領域のうち素子分離領域のＰＳＧ膜２７／
Ｓ ！、＋ Ｎ４ 膜２６／５ｉ０２膜２４ａ、 ２４
ｃを貫通して開口部２８ａ、２８ｂを形成する（図３（
ｄ））。 ［００２０１次に、塩素系のエツチングガスを用いたＲ
ＩＥ法により開口部２８ａ、 ２８ｂ底部のＳｉ基板２
３を選択的に異方性エツチングし、不純物を高濃度に拡
散したＳｉ層２１を貫通して素子分離用の溝２９ａ、
２９ｂを形成する（図３（ｅ））。 ［００２１１次いで、溝２９ａ、 ２９ｂの壁面のＳｉ
基板２３に膜厚的３００〜５００へのＳｉＯ２膜（第１
の酸化膜）３０ａ。 ３０ｂを熱酸化により形成する（図３（ｆ））。 ［００２２］次に、溝２９ａ、 ２９ｂの壁面のＳｉｎ
：膜３０ａ。 ３０ｂを被覆して膜厚的５００へのＳｉ３Ｎ＋膜（第２
の耐酸化性膜）３１．膜厚的５００Ａの８１０２膜（第
２の酸化膜）３２をＣＶＤ法により形成した後、Ｓｉｎ
：膜３２上に、溝２９ａ、２９ｂを埋めるように膜厚的
１μｍのポリシリコン膜（埋込み部材膜）３３をＣＶＤ
法により形成する（図４（ｇ））。 ［００２３１次いで、コロイダルシリカを含むアミン系
の研磨液を用い、Ｓ！３Ｎ４膜３１をストッパとしてポ
リジノコン膜３３及びＳｉｎ：膜３２を研磨し、溝２９
ａ、 ２９ｂ内にポリシリコン膜３３ａ、 ３３ｂを残
存する（図４（ｈ））。 ［００２４］次に、５１３Ｎ４膜３１とポリシリコン膜
３３ａ、３３ｂとにより挟まれた溝２９ａ、 ２９ｂの
壁面上部の５ｉ０２膜３２ａ、 ３２ｂをＨＦ溶液を用
いたウェットエツチングによりエツチングする。このと
き、Ｓｉ３Ｎ４膜３１やポリシリコン膜３３ａ、 ３３
ｂと５ｉ０２膜３２ａ、 ３２ｂとのエツチングの選択
比は充分にとれるので、溝２９ａ、 ２９ｂの壁面上部
のＳｉＯ２膜３２ａ、 ３２ｂのみ選択的に除去するこ
とができる（図４（ｔ））。 ［００２５１次いで、溝２９ａ、 ２９ｂ内に露出する
ポリジノコン膜３３ａ、 ３３ｂの表面を熱酸化し、絶
縁用の膜厚的２０００Ａの５ｉＯｚ膜（第３の酸化膜）
３４ａ、 ３４ｂを形成すると、ポリシリコン膜３３
ａ、 ３３ｂが埋め込まれた素子分離用の溝２９ａ、
２９ｂが形成される（図５０））。このとき、溝２９ａ
、 ２９ｂ内のＳｉ基板２３を被覆してＳｉ３Ｎ４膜３
１を形成しているので、Ｓｉ基板２３には新たな５ｉ０
２膜は形成されず、体積膨張を最小限に抑制することが
できる。このため、ポリシリコン膜３３ａ、 ３３ｂに
形成された５ｉ０２膜３４ａ、３４ｂは予め形成された
ＳｉＯ２膜３２ａ、 ３２ｂの除去部分に確実に広がり
、溝２９ａ、 ２９ｂの壁面に応力を及ぼさない。 ［００２６］次に、Ｓｉ基板２３表面に露出するＳ！３
Ｎ＋膜３１．２６を除去した（図５（ｋ））後、通常の
工程を経て素子形成領域にｐ型のベース領域層３５．ｎ
型のエミッタ領域層３６及びｎ型のコレクタ引出し領域
層３７を形成し、更に対応するベース電極３８．エミッ
タ電極３９及びコレクタ電極４０を形成すると、バイポ
ーラトランジスタが完成する（図５（１））。 ［００２７］ 以上のように、本発明の実施例によれ
ば、溝２９ａ、 ２９ｂ内に埋め込まれたポリシリコン
膜３３ａ、３３ｂに絶縁用の５ｉ（ｈ膜３４ａ、３４ｂ
を形成する前に、図４（ｉ）に示すように、Ｓｉｎ、膜
３４ａ、 ３４ｂの形成による体積膨張の起こる部分の
５ｉ０２膜３２ａ、 ３２ｂを予め選択的に除去し、隙
間を設けているので、図５（ｊ）に示すように、５ｉＯ
ｚ膜３４ａ、 ３４ｂが形成されても、溝２９ａ、 ２
９ｂの周辺部には歪みが及ばない。これにより、溝２９
ａ。 ２９ｂの周辺部にベース領域層３８等が形成されたＳｉ
層２２の結晶性を悪化させずに保持することができるの
で、バイポーラトランジスタの特性や信頼性の悪化を防
止することができる。 ［００２８］
【発明の効果】以上のように、本発明の半導体装置の製
造方法によれば、溝内に埋め込まれたポリシリコン膜に
絶縁用の第３の酸化膜を形成する前に、第３の酸化膜の
形成による体積膨張の起こる部分の第２の酸化膜を予め
選択的に除去し、隙間を設け、かつ第１の酸化膜を被覆
して第２の耐酸化性膜を形成しているので、溝内に埋め
込まれたポリシリコン膜を熱酸化する際、半導体基板に
は新たな酸化膜は形成されず、体積膨張を最小限に抑制
することができる。このため、第３の酸化膜がポリシリ
コン膜に形成されても、形成された第３の酸化膜は第２
の酸化膜の除去部分に確実に広がり、溝の壁面に応力を
及ぼさない。これにより、溝の周辺部にベース層等が形
成されるＳｉ層の結晶性を悪化させずに保持することが
できるので、バイポーラトランジスタの特性や信頼性の
悪化を防止することができる。
造方法によれば、溝内に埋め込まれたポリシリコン膜に
絶縁用の第３の酸化膜を形成する前に、第３の酸化膜の
形成による体積膨張の起こる部分の第２の酸化膜を予め
選択的に除去し、隙間を設け、かつ第１の酸化膜を被覆
して第２の耐酸化性膜を形成しているので、溝内に埋め
込まれたポリシリコン膜を熱酸化する際、半導体基板に
は新たな酸化膜は形成されず、体積膨張を最小限に抑制
することができる。このため、第３の酸化膜がポリシリ
コン膜に形成されても、形成された第３の酸化膜は第２
の酸化膜の除去部分に確実に広がり、溝の壁面に応力を
及ぼさない。これにより、溝の周辺部にベース層等が形
成されるＳｉ層の結晶性を悪化させずに保持することが
できるので、バイポーラトランジスタの特性や信頼性の
悪化を防止することができる。
【図１】本発明の半導体装置の製造方法の原理断面図で
ある。
ある。
【図２】本発明の実施例に係るバイポーラトランジスタ
の作成方法について説明する断面図（その１）である。
の作成方法について説明する断面図（その１）である。
【図３】本発明の実施例に係るバイポーラトランジスタ
の作成方法について説明する断面図（その２）である。
の作成方法について説明する断面図（その２）である。
【図４】本発明の実施例に係るバイポーラトランジスタ
の作成方法について説明する断面図（その３）である。
の作成方法について説明する断面図（その３）である。
【図５】本発明の実施例に係るバイポーラトランジスタ
の作成方法について説明する断面図（その４）である。
の作成方法について説明する断面図（その４）である。
【図６】従来例に係るバイポーラトランジスタの作成方
法について説明する断面図（その１）である。
法について説明する断面図（その１）である。
【図７】従来例に係るバイポーラトランジスタの作成方
法について説明する断面図（その２）である。
法について説明する断面図（その２）である。
【図８】従来例に係るバイポーラトランジスタの作成方
法について説明する断面図（その３）である。
法について説明する断面図（その３）である。
１、 ２０ Ｓｉ基体、
２．２１ 不純物を高濃度に拡散したＳｉ層、３、２２
Ｓｉ層。 ４ａ 〜４ｃ、 ５．１０ａ、 １０ｂ、 １２ａ、
１２ｂ、 ２４ａ 〜２４ｃ、 ２５． ３２．３
２ａ、 ３２ｂ ＳｉＯ：＠、６ ＳＩ３Ｎ４膜、 ７．２７ ＰＳＧ膜、 ８ａ、 ８ｂ、 ２８ａ、 ２８ｂ 開口部、９ａ、
９ｂ、 ２９ａ、 ２９ｂ 溝、１１、 ｌｌａ
、 ｌｌｂ ポリシリコン膜、１３Ｓｉ基板、 １４３５ ベース領域層、 １５３６ エミッタ領域層、 １６３７ コレクタ引出し領域層、 １７３８ ベース電極、 １８．３９ エミッタ電極、 １９４０ コレクタ電極、 ２３Ｓｉ基板（半導体基板）、 ２６ Ｓｉ３Ｎ４膜（第１の耐酸化性膜）、３０ ａ
、 ３０ ｂ Ｓ ｉｏｚ膜（第１の酸化膜）、３
１ Ｓ！：＋Ｎ＜膜（第２の耐酸化性膜）、３３、３
３ａ、 ３３ｂ ポリシリコン膜（埋込み部材膜）、
３４ａ、 ３４ｂ ５ｉ０２膜（第２の酸化膜）、４
１ 絶縁膜。
Ｓｉ層。 ４ａ 〜４ｃ、 ５．１０ａ、 １０ｂ、 １２ａ、
１２ｂ、 ２４ａ 〜２４ｃ、 ２５． ３２．３
２ａ、 ３２ｂ ＳｉＯ：＠、６ ＳＩ３Ｎ４膜、 ７．２７ ＰＳＧ膜、 ８ａ、 ８ｂ、 ２８ａ、 ２８ｂ 開口部、９ａ、
９ｂ、 ２９ａ、 ２９ｂ 溝、１１、 ｌｌａ
、 ｌｌｂ ポリシリコン膜、１３Ｓｉ基板、 １４３５ ベース領域層、 １５３６ エミッタ領域層、 １６３７ コレクタ引出し領域層、 １７３８ ベース電極、 １８．３９ エミッタ電極、 １９４０ コレクタ電極、 ２３Ｓｉ基板（半導体基板）、 ２６ Ｓｉ３Ｎ４膜（第１の耐酸化性膜）、３０ ａ
、 ３０ ｂ Ｓ ｉｏｚ膜（第１の酸化膜）、３
１ Ｓ！：＋Ｎ＜膜（第２の耐酸化性膜）、３３、３
３ａ、 ３３ｂ ポリシリコン膜（埋込み部材膜）、
３４ａ、 ３４ｂ ５ｉ０２膜（第２の酸化膜）、４
１ 絶縁膜。
【図１】
【図５】
Claims (2)
- 【請求項１】少なくとも第１の耐酸化性膜を含む絶縁膜
を半導体基板表面に形成する工程と、前記絶縁膜を選択
的にエッチングして、開口部を形成し、半導体基板を表
出する工程と、前記開口部を介して前記表出する半導体
基板を選択的にエッチングし、溝を形成する工程と、前
記溝内の半導体基板の壁面に第１の酸化膜を形成する工
程と、前記溝内の壁面の第１の酸化膜を被覆して第２の
耐酸化性膜及び第２の酸化膜を順次形成する工程と、前
記溝内に埋込み部材膜を埋め込む工程と、前記溝内の上
部壁面の、第２の耐酸化性膜と埋込み部材膜とにより挟
まれた前記第２の酸化膜を選択的にエッチング・除去す
る工程と、前記溝内に露出している埋込み部材膜を酸化
して第３の酸化膜を形成する工程とを有する半導体装置
の製造方法。 - 【請求項２】前記第１及び第２の耐酸化性膜としてＳｉ
＿３Ｎ＿４膜を、前記第１、第２及び第３の酸化膜とし
てＳｉＯ＿２膜を、埋込み部材膜としてポリシリコン膜
を用いることを特徴とする請求項１記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400714A JPH04209551A (ja) | 1990-12-06 | 1990-12-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400714A JPH04209551A (ja) | 1990-12-06 | 1990-12-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04209551A true JPH04209551A (ja) | 1992-07-30 |
Family
ID=18510597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2400714A Withdrawn JPH04209551A (ja) | 1990-12-06 | 1990-12-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04209551A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1990
- 1990-12-06 JP JP2400714A patent/JPH04209551A/ja not_active Withdrawn
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| JP2024056822A (ja) * | 2018-12-26 | 2024-04-23 | 日本テキサス・インスツルメンツ合同会社 | ディープトレンチ絶縁及びトレンチコンデンサを備える半導体デバイス |
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Legal Events
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