JPH0421043A - １チップキャッシュメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、１チツプキヤシユメモリのフェッチ方式に
関するものである。

〔従来の技術〕

第２図は従来の１チツプキヤツシユ・メモリμＰＤ４３
６０８Ｒにおけるメモリブロック全体の構成を示すブロ
ック図である０例えば「１チツプ・キャッシュ・メモリ
μＰＤ４３６０８Ｒの概要と活用法」　（インターフェ
ース、ＣＱ出版社、ＡＵＧ、１９８７、ｐ２４１−２．
５７）を抜粋したものである。また、第３図は第２図に
示された１チップキャッシュメモリμＰＤ４３６０８Ｒ
におけるメモリブロックの構成を示す図である。

第２図において、２はＣＰＵアドレス、３はＣＰＵデー
タ、４はデータブロック、５はディレクトリ、６はブロ
ックアドレスジェネレータ、７は入力ラッチ、８はブロ
ックロードバッファ、９はバイパスバッファ、１０はプ
リフェッチャ、１２はシステムバスインターフェース、
１３はＣＰＵバスインターフェース、１４はＬＲＵであ
る。

次に１チップキャッシュメモリブロック全体の動作につ
いて説明する。

１チップキャッシュメモリは、ＣＰＵからの要求に応じ
てメインメモリのデータを記憶し、ＣＰＵからのアクセ
スに対しメインメモリに代わって、そのデータの読み出
し／書き込みを高速に９テう。

ＣＰＵからのメモリアクセスには局所性があり、ＣＰＵ
からの要求でキャッシュメモリに記憶されたデータは、
近い将来再びアクセスされる可能性が高い、また、アク
セスされたデータにお番する近傍のデータが再びアクセ
スされる可能性も高し）。

そのため、いったんアクセスされたデータとその近傍の
データをキャッシュメモリに記憶することでＣＰＵの高
速メモリアクセスを実現すること力くできる。ＣＰＵが
１チツプキヤ・ンシュメモリをアクセスしたとき、デー
タが存在すればキヤ・ノシュヒット、存在しない場合を
キヤ・νシュミスと言う。

キャツシュヒツトの場合、キャッシュメモリから高速に
データが読み出される。キャッシュミスの場合、ＣＰＵ
が要求するワードを含むデータのかたまりをメインメモ
リからキヤ・ンシュメモリＧこ取り込み（フェッチ動作
）、次回からのＣＰＵアクセスに備える。

ここで、このキャッシュメモリとメインメモリの情報転
送の単位であるデータのかたまりをブロックと呼び、そ
の大きさをブロックサイズと言う。

この情報転送時におけるキャッシュメモリの動作はキャ
ッシュメモリ中にそのブロックを記憶する空きスペース
がない場合、現在ある古いブロックのどれかを追い出す
（リプレース動作）。

次に従来の１チップキャッシュメモリのメモリ構成と動
作について説明する。第３図はデータブロック４、ディ
レクトリ５、ＬＲＵ１４の３ブロツクよりなる４ウエイ
セツトアソシアテイブのメモリ構成を示す。データブロ
ック４はメインメモリのデータを保持するメモリ部であ
る。ディレクトリ５は、データブロックの各データに対
応するアドレスの格納場所であるアドレスタグと、格納
データが有効か無効かを示すバリッドビットより成る。

ＬＲＵ１４は４ウエイの各データがＣＰＵからアクセス
された古さの情報を格納する。

ＣＰＵはメモリブロック中のアドレスでアクセスする。

第３図に示されるようにアクセスアドレスタグ、セット
セレクト、ワードセレクトの３部分に分けられる。アク
セスアドレスのセ・ントセレクトによって、アドレスタ
グとバリッドビットがディレクトリから選択されて読み
だされる。同じくデータブロックからはブロックが選択
されて読みだされる。

ここで、４ウ工イセツトアソシアテイブ方式について述
べる。一般にアクセスアドレスの上位部であるアドレス
タグは、セットセレクトで選択されたディレクトリ中の
アドレスタグ部の内容と比較される。ゆえに上記の方式
では、一つのセ・ントセレクトに対して最大４個までの
アドレスタグが同時に記憶される。従って、ヒ・ノド／
ミス判定時にはあるセットセレクトに対して同時に４個
のアドレスタグを参照比較することになる。また、ノく
リッドビットは記憶している各アドレスタグの有効性を
示し、ヒツト／ミス判定時に有効かどうかのチエツクを
行う、４つのウェイは並行して同じ動作を行い、ディレ
クトリから読みだされたアドレスタグとアクセスアドレ
スのアドレスタグ部との比較を４ウ工イ同時に行いヒツ
ト／ミス判定を行う。

一方、読みだされたデータブロックはワードセレクトに
よってワードが選択され、最後にヒ・ント判定からどの
ウェイがヒツトしたかを示すウェイ選択信号をもらい、
一つのワードが決定される。

次にフェッチ方式について説明する。１チップキャッシ
ュメモリではオン・デマンド方式と、プリフェッチ・オ
ン・ミス方式のフエ・ンチアルゴリズムをサポートして
いる。

オン・デマンド方式はあるブロックが必要となった時点
（キャッシュミスした時点）で１チ・ノブキャッシュメ
モリにメインメモリ内容をプロ・ツク単位でフェッチす
る。

一方、プリフェッチ・オン・ミス方式では、キャッシュ
ミス発生時にアクセスされたブロックをフェッチした後
、アクセスされたブロックにおける次のフ゛ロックのキ
ヤ・ンシュミスをチエ・ツクする。

次のブロックがキャッシュミスであればそのブロックも
フェッチする。

一般にキャッシュメモリの性能を示すには、ヒツト率が
使われる。ヒツト率とは、ＣＰＵからのメモリアクセス
に対し、キャッシュメモリ内にそのアクセスデータが存
在する確率である。

〔発明が解決しようとする課題〕

従来の１チップキャッシュメモリは以上のように構成さ
れているので、プリフェッチするブロック数は１つと固
定であるが、ヒツト率向上に対するプリフェッチ数の効
果はアプリケーションにより異なる。データのアドレス
連続性が高いアプリケーションプログラムではプリフェ
ッチ数を増やすと高いヒツト率を得ることができるが、
データのアドレスが離散的であればプリフェッチ数を増
やしてもヒツト率は向上しない。プリフェッチ数が固定
では、すべてのアプリケーションプログラムに対して高
ヒツト率を得ることは期待できない。

従って、システムパフォーマンスを最高にするためには
、高ヒツト率を得るプリフェッチブロック数をアプリケ
ーションプログラムに対応して選択する必要がある。

この発明は上記のような問題点を解消するためになされ
たもので、アプリケーションプログラムに応じて、それ
ぞれ最も高いヒツト率が得られるｌチップキャッシュメ
モリを得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る１チップキャッシュメモリはプリフェッ
チブロック数を設定するプリフェッチ数設定レジスタと
、設定された回数プリフェッチを実行するプリフェッチ
ヤとを備えたものである。

（作用〕 この発明においては、プリフェッチブロック数をアプリ
ケーションプログラムに対応して最適に設定することに
より高ヒツト率を得ることができる。

［実施例〕 以下、この発明の一実施例を図について説明する。

第１図は本発明の一実施例による１チップキャッシュメ
モリの図である。

図において、１は１チップキャッシュメモリ、２はＣＰ
Ｕアドレス、３はＣＰＵデータ、４はデータブロック、
５はディレクトリ、６はフ゛口・ツクアドレスジェネレ
ータ、７は入力ラッチ、８はブロックロードバッファ、
９はバイパスバッファ、１０はブリフエツチャ、１１は
プリフェッチ数設定レジスタ、１２はシステムバスイン
ターフェース、１３はｃｐｕバスインターフェース、１
４はＬＲＵである。

次に１チップキャッシュメモリ１のリードアクセス動作
について説明する。１チップキャッシュメモリ１は、Ｃ
ＰＵアドレス２によりディレクトリ５およびブロックロ
ードバッファ８を参照し、ここでキャツシュヒツトすれ
ばデータブロック４からデータをＣＰＵデータバス３に
出力する。

ここで、ブロックロードバッファ８を参照する理由につ
いて述べる。ブロックロードバッファ８に１ブロツクデ
ータがそろった時点でデータブロック４に書き込まれる
ため、データブロック４にデータがなくてもブロックロ
ードバッファ８には存在する可能性があるためである。

キャッシュミスすればシステムバスインターフェース１
２を通しメモリバスの使用を要求し、メモリバスの使用
が許可されるとバスアクセスを開始してブロックアドレ
スジェネレータ６が生成したアドレスによりメインメモ
リからデータをフェッチする。メインメモリからのフェ
ッチデータは入力ラッチ７からブロックロードバッファ
８とバイパスバッファ９に渡される。バイパスバッファ
９はそのデータをＣＰＵデータバス３に出力し、ＣＰＵ
にデータ出力完了を通知する。ブロックロードバッファ
８はｌブロック分のデータフェッチを完了するとブロッ
クアドレスジェネレータ６が発生するアドレスによりキ
ャッシュデータ更新を行う、またメモリバスをアクセス
している間にプリフェッチャ１０はディレクトリ５０次
のブロックを参照する。

キャツシュヒツトであれば何もしないが、キャッシュミ
スであればシステムバスインターフェース１２にバス使
用要求を出し、次のブロックのフェッチを行う。プリフ
ェッチブロック数設定レジスタ１１に設定された回数だ
けこのプリフェッチを行う。最終的に、キャッシュミス
したブロックと引き続く設定されたプリフェッチブロッ
ク数分のブロックがフェッチされデータブロックに書き
込まれる。プリフェッチ終了後、再び１チップキャッシ
ュメモリはアクセスを受は付ける状態となりリードアク
セス、ライトアクセスを受は付ける。

なお、プリフェッチ数設定レジスタ１１の設定は、リセ
ット後の内部レジスタ設定時に行う。

またプリフェッチ設定レジスタを用いず、１チフブキヤ
ツシユメモリの信号ビンに外部より与える信号によって
プリフェッチ数が設定される構成とすることも可能であ
る。このようにすれば１チップキャッシュメモリの初期
設定時、プログラムがプリフェッチブロック設定レジス
タを設定する必要が無いので、１チップキャッシュメモ
リ無しのプログラムを変更なしに使うことが出来る。

〔発明の効果］ 以上のように、この発明に係る１チップキャッシュメモ
リによれば、プリフェッチブロック数を設定するプリフ
ェッチ数設定レジスタを設けるとともに、設定された回
数プリフェッチを実行するプリフェッチャを設けたので
、各アプリケーションプログラム毎に最も高いヒツト率
が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による１チツプメモリのブ
ロック構成図、第２図は従来の１チップキャッシュメモ
リのブロック構成図、第３図は第２図に示した１チツプ
キ中ツシユメモリのメモリ構成図である。 図において、１は１チップキャッシュメモリ、２はＣＰ
Ｕアドレス、３はＣＰＵデータ、４はデータブロック、
５はディレクトリ、６はブロックアドレスジェネレータ
、７は入力ラッチ、８はブロックロードバッファ、９は
バイパスバッファ、１０はプリフェッチャ、１１はプリ
フェッチ数設定レジスタ、１２はシステムバスインター
フェース、１３はＣＰＵバスインターフェース、１４は
ＬＲＵである。 なお図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）ＣＰＵのアクセスアドレスを保持する手段と、 該アクセスアドレス中における第１のセットセレクトを
   インクリメントして第２のセットセレクトを得る手段と
   を有する１チップキャッシュメモリにおいて、 該第２のセットセレクトによりキャッシュメモリアクセ
   スを行い、ヒットあるいはミスであるかを判定し、ミス
   判定時メインメモリよりデータをフェッチするプリフェ
   ッチャと、 該第２のセットセレクトをインクリメントする回数を設
   定するプリフェッチ数設定レジスタとを備えたことを特
   徴とする１チップキャッシュメモリ。