JPH0421103Y2

JPH0421103Y2 -

Info

Publication number: JPH0421103Y2
Application number: JP4855982U
Authority: JP
Priority date: 1982-03-31
Filing date: 1982-03-31
Publication date: 1992-05-14
Also published as: JPS58153371U

Description

【考案の詳細な説明】この考案は、単一の静電容量測定器によつて２
点以上の多点を測定可能とする静電容量測定用切
換スイツチに関するものである。

物体の静電容量を測定することは、物体の形
状、性質等の変化が静電容量の変動として現われ
ることから、工業計測における重要な計測手段の
一つである。

ところで、工業的な静電容量の測定において
は、２点以上の多点を測定することの要求が多
く、このような場合は、各点を順次切換えて一つ
の測定器に接続する切換スイツチが用いられてい
る。この切換スイツチは、測定器を複数個用意す
るよりも経済的に有利となるのみではなく、測定
誤差を均一化できる点でも有利となる。また、基
準となるキヤパシタンスと被測定物をほぼ同時に
測定し、被測定物の測定値を基準キヤパシタンス
の測定値によつて誤差を補正する場合にも切換ス
イツチが必要となる。

上記の切換スイツチとしては、リレー接点のよ
うな機械式のものと、半導体スイツチング素子と
があるが、工業計測においては、機械式のものは
応答速度と寿命の点に問題があるため、半導体ス
イツチング素子の使用が考えられる。しかし、半
導体スイツチング素子は、オン時の導通抵抗（以
下、オン時の導通抵抗をオン抵抗という）が完全
に零にならないという欠点がある。このオン抵抗
は、静電容量を測定する際、インピーダンスの位
相誤差、絶対値誤差の要因となる。また、オン抵
抗は、温度によつても変化するため、測定値を不
安定にする。従つて、上記半導体スイツチング素
子としては、オン抵抗の小さいものを選択するこ
とになるが、半導体の本質的な構造から、オン抵
抗が小さくなるほど各電極間の静電容量は大きく
なり（オン抵抗が1Ω以下の半導体スイツチング
素子では、数100pF以上になるものもある）、こ
の静電容量も温度によつて変化するという問題が
ある。

例えば、ＮチヤンネルMOS型電界効果トラン
ジスタ（以下、MOS−FETという）を静電容量
測定器（以下測定器とする）の切換スイツチに使
用した場合、第１図ａに示すMOS−FETのオン
時とオフ時の等価回路は、各々同図ｂ及びｃに示
すようになる。図中Ｓはソース、Ｄはドレイン、
Ｇはゲート、SBはサブストレートである。

ここで、オン時の等価回路のオン抵抗R_SDが無
視できる程小さいと仮定しても、ソース・ゲート
間の静電容量C_SG、ドレイン・ゲート間の静電容
量C_DG、ソース・サブストレート間の静電容量
C_SSB、ドレイン・サブストレート間の静電容量
C_DSBがこの半導体スイツチング素子に起因する測
定誤差となつて現われる。なお、サブストレート
電極のない接合型電界効果トランジスタ（以下、
Ｊ−FETという）でも、静電容量C_SG、C_DGが存在
するから測定誤差は同様に現われる。

また、オフ時にはオン抵抗R_SDが無限大となつ
たとしても、測定器と被測定物とは、第１図ｃに
示すように、ソース・ドレイン間の静電容量C_SD
により結合され、他の被測定物に影響を与えるた
め、静電容量C_SG、C_SSBは、誤差要因となる。

このため、従来は、第６図に示すようなブリツ
ジ型測定器では、被測定物C_XNを接続するブリツ
ジＢのアームa₁と対向するアームa₂に、同種の半
導体スイツチング素子SWを取り付け、半導体ス
イツチング素子SWによる誤差を打ち消し合うよ
うにしたり、第７図に示すような被測定物C_XNに
流れる電流を測定し、その電流値から被測定物
C_XNの静電容量を求めるものでは、基準キヤパシ
タと被測定物C_XNとを同種の半導体スイツチング
素子SWで交互に切換え、両者に流れる電流値を
測定し、被測定物C_XNの測定値を基準キヤパシタ
CAの測定値で補正しながら算出を行なうように
して、半導体スイツチング素子SWのON抵抗と
各端子間の静電容量による測定誤差を小さくする
ことを行なつているが、絶対誤差を1pF以下に抑
えること、及び−25℃〜＋85℃の工業的雰囲気下
で測定の安定度を0.1pF以下に抑えることは、困
難である。

しかしながら、工業計測に使用される静電容量
測定では、誤差が0.01pF以下となるものを要求す
ることが多く、このような場合は、一つの被測定
点に対し、一つの測定器を対応させるため、非常
に高価となる等の問題がある。

この考案は、以上の事情に鑑みなされたもの
で、その目的とするところは、オン抵抗を小さく
すると共に電極間の静電容量の影響をなくすこと
により、切換えに起因する誤差がほとんど生じな
い静電容量測定用切換スイツチを提供することに
ある。

即ち、この考案は、静電容量測定時に、測定器
と被測定物とを接続するケーブルの静電容量を打
消すために使用されるガード・シールド技法の原
理に基づいて行なわれたものであり、以下、ガー
ド・シールド技法の原理を第２図に基づいて説明
する。

第２図に示すように、ガード・シールド技法
は、被測定物１に、シールド線２の内部導体２ａ
を介して適当な交流電源３から交流電圧νを印加
し、被測定物１に流れる電流ｉを測定することに
より被測定物１の静電容量Ｃを測定する。即ち、
静電容量Ｃは、ｉ＝jwCν ∴Ｃ＝ｉ／jwν として求められる。しかしながら、ケーブル２の
内部導体２ａと外部導体２ｂ間には、ケーブル容
量C_Sが存在するため、外部導体２ｂをアースに接
続すると、ケーブル容量C_Sにも電流が流れ、測定
電流i_Sは、 i_S＝jw（Ｃ＋C_S）ν となり、被測定物１の静電容量Ｃが測定できなく
なる。そこで、ケーブル２の外部導体２ｂを、交
流電源３の内部導体２ａへの印加点に接続し、交
流電圧νで駆動する。このとき、交流電源３の出
力インピーダンスが十分小さく、しかも電流計の
内部インピーダンスも十分小さいとすると、ケー
ブル２の内部導体２ａと外部導体２ｂとの電位差
がなくなり、ケーブル容量C_Sには電流が流れず、
測定電流imは、 im＝ｉ＝jwCν となり、被測定物１の静電容量Ｃを直接求めるこ
とが可能となる。

即ち、第３図に示すように例えば、Ｎチヤンネ
ルMOS−FET4等の半導体スイツチング素子の
入出力端子のソースＳに測定器（図示せず）の測
定用交流電圧源Ｖを接続し、出力端子のドレイン
Ｄに被測定物１を接続する。そして、これら入出
力端子Ｓ、Ｄ以外の端子即ち、制御端子のゲート
Ｇに、上記測定用交流電圧源Ｖと同位相、同電位
の交流電圧を出力する駆動電圧源V′を接続し、
前記駆動電圧源V′の出力電圧ν′と開閉制御信号
V_Gとが重畳された電圧V_G＋ν′を印加する。また
同様に、サブスレート端子SBに、前記駆動電圧
源V′を接続し、駆動電圧源V′の出力電圧ν′とバイ
アス電圧−V_Sとが重畳された電圧−V_S＋ν′を印
加することにより、ガード・シールド技法と同様
の効果が現われ、静電容量C_SG、C_SSB、C_DG、C_DSB
には測定用交流電圧源Ｖによる交流電流がほとん
ど流れず、MOS−FET4のオン時、オフ時の電
極間容量に直接起因する測定誤差がなくなる。こ
のとき、MOS−FET4のオフ時に測定器から切
離されるドレインＤ（ソースＳの場合もある）に
は、オフ時のみ作動するスイツチ手段５を介して
前記駆動電圧源V′を接続し、前記電圧源V′の出
力電圧ν′を印加してソースＳとドレインＤとを同
電位とし、その静電容量C_SDによる漏れ電流や充
放電電流を生じさせないようにしてオフ時に測定
器と被測定物１との結合をなくす。上記スイツチ
手段５には、MOS−FET等の半導体スイツチン
グ素子を用い、このスイツチング素子のゲートに
も前記MOS−FET4のゲートＧと同様に前記駆
動電圧源V′を接続し、オン抵抗を小さくし、且
つ各電極間の静電容量の影響をなくすようにして
もよい。

なお、被測定物１の静電容量Ｃは、MOS−
FET４のソースＳに印加する測定用交流電圧と、
ソースＳに流れる電流imを測定することにより、
Ｃ＝ｉ／jwνとして求められるが、静電容量Ｃは、電流の絶対値及び電圧と電流の位相差を求めるな
どする他の手段により算出してもよい。

次に、この考案の実施例を第４図に基づいて説
明すると、SW₁・SW₂はＮチヤンネルMOS−
FETからなる主スイツチ、補助スイツチであり、
各スイツチSW₁・SW₂のそれぞれソースＳは、測
定器（図示せず）の測定用交流電圧源Ｖに接続さ
れている。また、各スイツチSW₁・SW₂のサブス
トレートSBには、抵抗R₁を介して所定のバイア
ス電圧−V_S（通常は供給電圧である−15Vである）
が加えられる一方、駆動電圧源V′として、測定
用交流電圧源ＶがコンデンサC₁を介して接続さ
れ、電圧−V_S＋ν′が印加される。また、主スイツ
チSW₁のゲートＧには、抵抗R₂を介して開閉制
御信号V_Gが加えられると共に、駆動電圧源V′と
して、測定用交流電圧源ＶがコンデンサC₂を介
して接続され、電圧V_G＋ν′が印加される。さら
に、補助スイツチSW₂のゲートＧには、インバー
タ６及び抵抗R₃を介して開閉制御信号_Gが加え
られると共に、駆動電圧源V′として測定用交流
電圧源ＶがコンデンサC₃を介して接続され、電
圧_G＋ν′が印加されている。補助スイツチSW₂
は、主スイツチSW₁がオフのときオンとなつて遮
断状態となつた主スイツチSW₁の被測定物１側、
即ち、ドレインＤと測定用交流電圧源Ｖとを接続
し、ドレインＤに測定用交流電圧を印加し、オフ
時の主スイツチSW₁の静電容量C_SDによる影響を
なくす。

第４図に示す回路図において、測定用交流電圧
源Ｖの周波数によるコンデンサC₁のインピーダ
ンスが抵抗R₁のインピーダンスに比し十分小さ
ければ、サブストレートSBは測定用交流電圧源
Ｖにほぼ等しい電圧となり、静電容量C_SSB・C_DSB
の影響がなくなる。また、測定用交流電圧源Ｖの
周波数によるコンデンサC₂、C₃のインピーダン
スが抵抗R₂、R₃のインピーダンスに比し十分小
さく、しかも信号電圧V_G・_Gの波形を余りくず
れないように選択すれば、各ゲートＧが前記電圧
と等しくなり、静電容量C_SG、C_DGの影響がなくな
る。さらに、各電極に加える交流電圧は、測定用
交流電圧よりやや小さくしたほうが良好な特性を
示すことがあるが、このような場合は、コンデン
サにより適当に分圧してやればよい。

次に、第５図にこの考案の他の使用例が示され
ている。これは、主スイツチSW₁がオフである際
に、被測定物１に測定用交流電圧源Ｖを直接加え
ることが好ましくない場合であり、例えば、被測
定点が多く、切離されている測定点のすべてに測
定用交流電圧源Ｖを加えることは、交流電圧源Ｖ
の負担が大き過ぎるといつた場合である。この場
合は、同図に示すように、測定用交流電圧源Ｖを
２つのスイツチSW₁・SW₃を介して被測定物１と
接続し、副スイツチSW₂をスイツチSW₁・SW₃の
中間点に設ければよい。

なお、以上の実施例はＮチヤンネルMOS−
FETによつて説明したが、Ｊ−FET等の他の半
導体スイツチング素子であつてもよい。Ｊ−
FETの場合は、ＮチヤンネルMOS−FETにおい
てサブストレートがないものと考えることができ
るので、例えばＪ−FETのゲートを測定用交流
電圧源と接続し、開閉制御信号電圧に測定用交流
電圧を重畳したものを印加するのみでよく、三端
子（接続点が三個のみのもの、例えばトランジス
タ）の半導体スイツチング素子は、Ｊ−FETと
同様に、制御用端子を測定用交流電圧源Ｖと接続
し、開閉制御信号と測定用交流電圧に基づく電圧
を重畳した電圧を印加し、被測定物の接続端子に
半導体スイツチング素子のオフ時のみ作動するス
イツチ手段５によつて測定用交流電圧に基づく電
圧を印加すればよい。また、四端子以上の半導体
スイツチング素子、例えば複数のダイオードによ
つて構成されたものの場合は、被測定物を接続す
る端子及び測定用交流電圧を印加する端子以外の
端子に、前記と同様して、各端子に加えるべき電
圧に測定用交流電圧に基づく電圧を重畳すると共
に、半導体スイツチング素子がオフのとき被測定
物を接続する端子に測定用交流電圧に基づく電圧
を加えればよい。

また当然、前記FET素子では、ソースＳとド
レインＤとは対称構造となつているため、ドレイ
ンＤを入力端子とし、ソースＳを出力端子として
もよい。

この考案は、以上のとおり、制御端子付半導体
スイツチング素子の入出力端子に静電容量測定器
の測定用交流電圧源と被測定物とを接続し、前記
被測定物が接続される半導体スイツチング素子の
入出力端子のいづれか一方と、前記測定用交流電
圧源と同位相、同電圧の交流電圧を出力する駆動
電圧源とを、上記半導体スイツチング素子の制御
端子へ加えられる開閉制御信号のOFF信号で作
動するスイツチ手段を介して接続すると共に、前
記駆動電圧源と半導体スイツチング素子の入出力
端子以外の端子とを接続したことにより、半導体
スイツチング素子の各電極間に存在する静電容量
をなくすことができると共にオン抵抗の小さいも
のが得られ、切換スイツチに起因する測定誤差が
微少となり、高速で高信頼性のスイツチを得るこ
とができるという利点を有する。

【図面の簡単な説明】

第１図ａはＮチヤンネルMOS−FETのシンボ
ル図、第１図ｂ，ｃは第１図ａのオン時、オフ時
の等価回路図、第２図はガード・シールド技法の
原理図、第３図はこの考案の一例を示す回路の原
理図、第４図は第３図の実用例を示す回路図、第
５図はこの考案の他例を示す簡略化した回路図、
第６図及び第７図は従来例を示す模式図である。１……被測定物、SW₁……MOS−FET、SW₂
……スイツチ手段、Ｄ……出力端子（ドレイン）、
Ｇ……制御端子（ゲート）、Ｓ……入力端子（ソ
ース）、SB……サブスレート、Ｖ……測定用交流
電圧源、V′……駆動電圧源。

Claims

【実用新案登録請求の範囲】 (1) 制御端子付半導体スイツチング素子の入出力
端子に、静電容量測定器の測定用交流電圧源と
被測定物とを接続し、前記被測定物が接続され
る半導体スイツチング素子の入出力端子のいづ
れか一方と、前記測定用交流電圧源と同位相、
同電圧の交流電圧を出力する駆動電圧源とを、
上記半導体スイツチング素子の制御端子へ加え
られる開閉制御信号のOFF信号で作動するス
イツチ手段を介して接続すると共に、前記駆動
電圧源と半導体スイツチング素子の入出力端子
以外の端子とを接続したことを特徴とする静電
容量測定用切換スイツチ。 (2) 実用新案登録請求の範囲第１項記載の静電容
量測定用切換スイツチにおいて、上記半導体ス
イツチング素子を絶縁型FET素子とした静電
容量測定用切換スイツチ。 (3) 実用新案登録請求の範囲第１項記載の静電容
量測定用切換スイツチにおいて、上記半導体ス
イツチング素子を接合型FET素子とした静電
容量測定用切換スイツチ。 (4) 実用新案登録請求の範囲第１項記載の静電容
量測定用切換スイツチにおいて、上記半導体ス
イツチング素子をトランジスタ素子とした静電
容量測定用切換スイツチ。