JPH04211136A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH04211136A JPH04211136A JP6685891A JP6685891A JPH04211136A JP H04211136 A JPH04211136 A JP H04211136A JP 6685891 A JP6685891 A JP 6685891A JP 6685891 A JP6685891 A JP 6685891A JP H04211136 A JPH04211136 A JP H04211136A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
【産業上の利用分野】本発明は電界効果トランジスタ、
特に高周波帯で動作する電界効果トランジスタに関する
。 ［０００２］
特に高周波帯で動作する電界効果トランジスタに関する
。 ［０００２］
【従来の技術】化合物半導体は、その物理的特徴により
、超高周波素子に多く用いられている。最近、その中で
もＩＩＩ−Ｖ族２元化合物半導体であるＧａＡｓを利用
した電界効果トランジスタ（以下ＦＥＴという）の発展
は目ざましく、試作段階から量産化へと移行しつつあり
、さらにはＩＣ化ということも実現されつつある。そし
て、さらに高性能でしかも信頼度の高い超高周波素子を
歩留りよく得ることが要求されている。このような要求
の１つに、半導体の表面状態を安定化させ、長寿命でし
かも高い動作安定性を得るために、素子表面の保護（パ
ッシベーション）をよりよくすることが重要な問題とな
っている。 ［０００３］
、超高周波素子に多く用いられている。最近、その中で
もＩＩＩ−Ｖ族２元化合物半導体であるＧａＡｓを利用
した電界効果トランジスタ（以下ＦＥＴという）の発展
は目ざましく、試作段階から量産化へと移行しつつあり
、さらにはＩＣ化ということも実現されつつある。そし
て、さらに高性能でしかも信頼度の高い超高周波素子を
歩留りよく得ることが要求されている。このような要求
の１つに、半導体の表面状態を安定化させ、長寿命でし
かも高い動作安定性を得るために、素子表面の保護（パ
ッシベーション）をよりよくすることが重要な問題とな
っている。 ［０００３］
【発明が解決しようとする課題】従来、ＧａＡｓＦＥＴ
のパッシベーション膜としては、低温（３００〜３５０
℃）でＣＶＤ法により成長した酸化膜（Ｓ ｉ ０２膜
）をチャンネル層の表面に形成する構造が一般的に知ら
れている。しかし、このような構造を持ったＧａＡｓＦ
ＥＴを解析した結果、ＧａＡｓ表面状態に起因すると考
えられる次の現象が生じることがわかった。１つはトレ
イン電流や電力利得が時間と共に変動する、すなわちド
リフト現象である。他の１つは一度飽和出力以上の過入
力状態に設定した後、入力レベルを再度下げても元の高
利得が得られず低下してしまうというマイクロ波入出力
特性のヒステリシス現象である。この原因としては、ゲ
ート電極の整流性あるいはソースおよびトレイン電極の
抵抗性を劣化させないために、低温一般には３５０℃以
下で成長させなければならない酸化膜の品質が不安定（
ピンホール、ＳｉＯ２にならずＳｉＯｘの不安定な組成
）なことにより、ＧａＡｓの表面電荷量の多いしかもそ
の移動が大きい状態が作り出されているためであると考
えられる。すなわち、従来の酸化膜はパッシベーション
膜としては十分な効果を発揮できず、単なる機械的な保
護膜の約割りしかしていないことがわかった。
のパッシベーション膜としては、低温（３００〜３５０
℃）でＣＶＤ法により成長した酸化膜（Ｓ ｉ ０２膜
）をチャンネル層の表面に形成する構造が一般的に知ら
れている。しかし、このような構造を持ったＧａＡｓＦ
ＥＴを解析した結果、ＧａＡｓ表面状態に起因すると考
えられる次の現象が生じることがわかった。１つはトレ
イン電流や電力利得が時間と共に変動する、すなわちド
リフト現象である。他の１つは一度飽和出力以上の過入
力状態に設定した後、入力レベルを再度下げても元の高
利得が得られず低下してしまうというマイクロ波入出力
特性のヒステリシス現象である。この原因としては、ゲ
ート電極の整流性あるいはソースおよびトレイン電極の
抵抗性を劣化させないために、低温一般には３５０℃以
下で成長させなければならない酸化膜の品質が不安定（
ピンホール、ＳｉＯ２にならずＳｉＯｘの不安定な組成
）なことにより、ＧａＡｓの表面電荷量の多いしかもそ
の移動が大きい状態が作り出されているためであると考
えられる。すなわち、従来の酸化膜はパッシベーション
膜としては十分な効果を発揮できず、単なる機械的な保
護膜の約割りしかしていないことがわかった。
【０００４】本発明の目的は素子表面保護効果の高いＧ
ａＡｓＦＥＴを提供する事にある。 ［０００５］
ａＡｓＦＥＴを提供する事にある。 ［０００５］
【課題を解決するための手段】本発明のＧａＡｓＦＥＴ
によれば、ゲート電極およびソース・ドレイン電極形成
後に、例えばプラズマＣＶＤ法により半導体基板全面に
窒化膜を成長し、その後フォトレジストを用い窒化膜を
エツチングし、さらに前記フォトレジストを用いたリフ
トオフ法により、ゲート・ソースおよびドレインのホン
ディングパッドを形成する事により、ゲート電極と対向
するソース・ドレイン電極間の半導体基板およびゲート
電極上、さらにソースおよびトレイン電極上の一部とに
夫々窒化膜が形成されるという構造が得られる。 ［０００６］従って本発明によれば、従来のＣＶＤ法に
よる酸化膜に比べ、ピンホールが非常に少なくしかも組
成比（Ｓｉ：Ｎ＝３：４）が安定したプラズマＣＶＤ法
による窒化膜を用いることと、さらに窒化膜成長の初期
段階でＧａＡｓ表面がプラズマ中でクリーニングされる
ことにより、ＧａＡｓの表面電荷量およびその移動が少
ない状態が作られ、前述のような、ドリフト現象やマイ
クロ波入出力特性のヒステリシス現象といった問題がな
くなり、保護効果な十分のＧａＡｓＦＥＴを得ることが
できる。 ［０００７］
によれば、ゲート電極およびソース・ドレイン電極形成
後に、例えばプラズマＣＶＤ法により半導体基板全面に
窒化膜を成長し、その後フォトレジストを用い窒化膜を
エツチングし、さらに前記フォトレジストを用いたリフ
トオフ法により、ゲート・ソースおよびドレインのホン
ディングパッドを形成する事により、ゲート電極と対向
するソース・ドレイン電極間の半導体基板およびゲート
電極上、さらにソースおよびトレイン電極上の一部とに
夫々窒化膜が形成されるという構造が得られる。 ［０００６］従って本発明によれば、従来のＣＶＤ法に
よる酸化膜に比べ、ピンホールが非常に少なくしかも組
成比（Ｓｉ：Ｎ＝３：４）が安定したプラズマＣＶＤ法
による窒化膜を用いることと、さらに窒化膜成長の初期
段階でＧａＡｓ表面がプラズマ中でクリーニングされる
ことにより、ＧａＡｓの表面電荷量およびその移動が少
ない状態が作られ、前述のような、ドリフト現象やマイ
クロ波入出力特性のヒステリシス現象といった問題がな
くなり、保護効果な十分のＧａＡｓＦＥＴを得ることが
できる。 ［０００７］
【実施例】以下、本発明の一実施例を図面を参照してよ
り詳細に説明する。 ［０００８］図１は本発明の一実施例を示すＧａＡｓＦ
ＥＴを製造工程順に示した断面図である。まず図１（Ａ
）に示すように、半絶縁性基板２０上にバッファー層２
１と動作層２２とを順に形成し、バッファー層２１と動
作層２２とに対して素子領域周辺をメサ状に形成する。 そして、この動作層２２とショットキー障壁を形成すべ
き金属、例えばアルミニウムによるゲート電極２３とオ
ーミック性接触となる金属、例えばＡｕＧｅ合金十合金
層Ｎｉ層リースおよびトレイン電極２４．２５を形成す
る。尚、これら電極２３．２４および２５はバッファー
層２１上まで延長して形成する。この後、プラズマＣＶ
Ｄ法（成長温度；３００℃ガス混合比；ＳｉＨ４：ＮＨ
３＝ １０ ： １． Ｉ Ｔｏ ｒ ｒ）により窒
化膜２６（厚さ；１５００オングストローム）を全面に
成長する（図１（Ｂ））。 ［０００９］ この後、ゲート・ソースおよびトレイン
パッドを形成するためにホトレジストを用い窒化膜２６
をエツチングし、その後リフトオフ法によりＴｉ２７
（厚さ：２０００オングストローム）とＰｔ２８ （厚
さ：２０００オングストローム）を形成する。その後Ｔ
ｉ２７／Ｐ ｔ ２８のパターより−Ｈり少さいパター
ンで、リフトオフ法によりＡｕ２９を形成する（図１（
Ｃ））。 ［００１０１ここで図１（Ｃ）から明らかなように、本
実施例のＧａＡｓＦＥＴによれば、パッシベーション効
果の大きいしかも安定した膜質である窒化膜がゲート電
極を含んだソース・トレイン電極間およびソース・トレ
イン電極の一部にまで形成され、この膜によって半導体
表面を安定化させることができる。 ［００１１］ このように製作されたＧａＡｓＦＥＴと
従来のＧａＡｓＦＥＴを比較した場合、前述のトレイン
電流のドリフト現象（図（２） （Ａ）、 （Ｂ）
）や入出力特性におけるヒステリシス現象（図（３）
（Ａ）。 （Ｂ））が皆無になった。なお、図２２図３において、
（Ａ）は従来例の、 （Ｂ）は本実施例の特性図である
。
り詳細に説明する。 ［０００８］図１は本発明の一実施例を示すＧａＡｓＦ
ＥＴを製造工程順に示した断面図である。まず図１（Ａ
）に示すように、半絶縁性基板２０上にバッファー層２
１と動作層２２とを順に形成し、バッファー層２１と動
作層２２とに対して素子領域周辺をメサ状に形成する。 そして、この動作層２２とショットキー障壁を形成すべ
き金属、例えばアルミニウムによるゲート電極２３とオ
ーミック性接触となる金属、例えばＡｕＧｅ合金十合金
層Ｎｉ層リースおよびトレイン電極２４．２５を形成す
る。尚、これら電極２３．２４および２５はバッファー
層２１上まで延長して形成する。この後、プラズマＣＶ
Ｄ法（成長温度；３００℃ガス混合比；ＳｉＨ４：ＮＨ
３＝ １０ ： １． Ｉ Ｔｏ ｒ ｒ）により窒
化膜２６（厚さ；１５００オングストローム）を全面に
成長する（図１（Ｂ））。 ［０００９］ この後、ゲート・ソースおよびトレイン
パッドを形成するためにホトレジストを用い窒化膜２６
をエツチングし、その後リフトオフ法によりＴｉ２７
（厚さ：２０００オングストローム）とＰｔ２８ （厚
さ：２０００オングストローム）を形成する。その後Ｔ
ｉ２７／Ｐ ｔ ２８のパターより−Ｈり少さいパター
ンで、リフトオフ法によりＡｕ２９を形成する（図１（
Ｃ））。 ［００１０１ここで図１（Ｃ）から明らかなように、本
実施例のＧａＡｓＦＥＴによれば、パッシベーション効
果の大きいしかも安定した膜質である窒化膜がゲート電
極を含んだソース・トレイン電極間およびソース・トレ
イン電極の一部にまで形成され、この膜によって半導体
表面を安定化させることができる。 ［００１１］ このように製作されたＧａＡｓＦＥＴと
従来のＧａＡｓＦＥＴを比較した場合、前述のトレイン
電流のドリフト現象（図（２） （Ａ）、 （Ｂ）
）や入出力特性におけるヒステリシス現象（図（３）
（Ａ）。 （Ｂ））が皆無になった。なお、図２２図３において、
（Ａ）は従来例の、 （Ｂ）は本実施例の特性図である
。
【図１】本発明の一実施例をその工程順に示した断面図
【図２】従来構造と本実施例によるＧａＡｓＦＥＴのト
レイン電流の経時変化を示す特性図
レイン電流の経時変化を示す特性図
【図３】従来構造と本実施例によるＧａＡｓＦＥＴの入
出力特性図
出力特性図
２０ 半絶縁性基板
２１ バッファー層
２２ 動作層
２３ ゲート電極（ＡＩ）
２４ ソース電極（ＡｕＧｅ合金＋ｐｔ層）２５
ドレイン電極（ＡｕＧｅ合金＋ｐｔ層）２６ 窒化膜 ２７ Ｔｉ ２８ Ｐｔ ２９ Ａｕ
ドレイン電極（ＡｕＧｅ合金＋ｐｔ層）２６ 窒化膜 ２７ Ｔｉ ２８ Ｐｔ ２９ Ａｕ
【図１】
【図２】
【図３】
となっている。
［０００３］
【発明が解決しようとする課題】従来、ＧａＡｓＦＥＴ
のパッシベーション膜としては、低温（３００〜３５０
℃）でＣＶＤ法により成長した酸化膜（ＳｉＯｘ膜）を
チャンネル層の表面に形成する構造が一般的に知られて
いる。しかし、このような構造を持ったＧａＡｓＦＥＴ
を解析した結果、ＧａＡｓ表面状態に起因すると考えら
れる次の現象が生じることがわかった。１つはドレイン
電流や電力利得が時間と共に変動する、すなわちドリフ
ト現象である。他の１つは一度飽和出力以上の過入力状
態に設定した後、入力レベルを再度下げても元の高利得
が得られず低下してしまうというマイクロ波入出力特性
のヒステリシス現象である。この原因としては、ゲート
電極の整流性あるいはソースおよびトレイン電極の抵抗
性を劣化させないために、低温一般には３５０℃以下で
成長させなければならない酸化膜の品質が不安定（ピン
ホール、５ｉＣｈにならずＳｉＯｘの不安定な組成）な
ことにより、ＧａＡｓの表面電荷量の多いしかもその移
動が大きい状態が作り出されているためであると考えら
れる。すなわち、従来の酸化膜はパッシベーション膜と
しては十分な効果を発揮できず、単なる機械的な保護膜
の役割しかしていないことがわかった。 ［０００４］本発明の目的は素子表面保護効果の高いＧ
ａＡｓＦＥＴをより少ない工程数で製造するための電界
効果トランジスタの製造方法を提供する事にある。 ［０００５］
のパッシベーション膜としては、低温（３００〜３５０
℃）でＣＶＤ法により成長した酸化膜（ＳｉＯｘ膜）を
チャンネル層の表面に形成する構造が一般的に知られて
いる。しかし、このような構造を持ったＧａＡｓＦＥＴ
を解析した結果、ＧａＡｓ表面状態に起因すると考えら
れる次の現象が生じることがわかった。１つはドレイン
電流や電力利得が時間と共に変動する、すなわちドリフ
ト現象である。他の１つは一度飽和出力以上の過入力状
態に設定した後、入力レベルを再度下げても元の高利得
が得られず低下してしまうというマイクロ波入出力特性
のヒステリシス現象である。この原因としては、ゲート
電極の整流性あるいはソースおよびトレイン電極の抵抗
性を劣化させないために、低温一般には３５０℃以下で
成長させなければならない酸化膜の品質が不安定（ピン
ホール、５ｉＣｈにならずＳｉＯｘの不安定な組成）な
ことにより、ＧａＡｓの表面電荷量の多いしかもその移
動が大きい状態が作り出されているためであると考えら
れる。すなわち、従来の酸化膜はパッシベーション膜と
しては十分な効果を発揮できず、単なる機械的な保護膜
の役割しかしていないことがわかった。 ［０００４］本発明の目的は素子表面保護効果の高いＧ
ａＡｓＦＥＴをより少ない工程数で製造するための電界
効果トランジスタの製造方法を提供する事にある。 ［０００５］
【課題を解決するための手段】本発明によれば、化合物
半導体層上にゲート電極を形成する工程と、該ゲート電
極の両側の前記化合物半導体層上に前記ゲート金属とは
離間してソースおよびトレイン電極を形成する工程と、
その後全面に窒化膜を形成する工程と、その後フォトレ
ジストを用い、前記窒化膜を選択的に除去することによ
り、前記ゲート電極、前記ゲート電極と前記ソースおよ
びトレイン電極間に露出する前記化合物半導体層並びに
前記ソースおよびドレイン電極の一部を前記窒化膜で覆
う工程と、前記フォトレジストを用いてリフトオフ法に
より、前記ゲート、前記ソースおよび前記ドレインのポ
ンディングパッドを形成する工程とを有することを特徴
とする電界効果トランジスタの製造方法が得られる。 ［０００６］
半導体層上にゲート電極を形成する工程と、該ゲート電
極の両側の前記化合物半導体層上に前記ゲート金属とは
離間してソースおよびトレイン電極を形成する工程と、
その後全面に窒化膜を形成する工程と、その後フォトレ
ジストを用い、前記窒化膜を選択的に除去することによ
り、前記ゲート電極、前記ゲート電極と前記ソースおよ
びトレイン電極間に露出する前記化合物半導体層並びに
前記ソースおよびドレイン電極の一部を前記窒化膜で覆
う工程と、前記フォトレジストを用いてリフトオフ法に
より、前記ゲート、前記ソースおよび前記ドレインのポ
ンディングパッドを形成する工程とを有することを特徴
とする電界効果トランジスタの製造方法が得られる。 ［０００６］
【実施例】以下、本発明の一実施例を図面を参照してよ
り詳細に説明する。 ［０００７］図１は本発明の一実施例を説明するために
ＧａＡｓＦＥＴを製造工程順に示した断面図である。ま
ず図１（Ａ）に示すよううに、半絶縁性基板２０上にバ
ッファー層２１と動作層２２とを順に形成し、バッファ
ー層２１と動作層２２とに対して素子領域周辺をメサ状
に形成する。そして、この動作層 ２２とショットキー
障壁を形成するべき金属、例えばアルミニウムによるゲ
ート電極２３とオーミック性接触となる金属、例えばＡ
ｕＧｅ合金＋合金層Ｎ１層ソースおよびドレイン電極２
４．２５を形成する。尚、これら電極２３．２４および
２５はバッファー層２１上まで延長して形成する。この
後、プラズマＣＶＤ法（成長温度：３００℃ガス混合比
； Ｓ ｉＨ４：ＮＨ３＝１０ ： １．ＩＴｏｒｒ）
により窒化膜２６（厚さ；１５００オングストローム）
を全面に成長する（図１（Ｂ））。 （０００８］ この後、ゲート・ソースおよびドレイン
パッドを形成するためにホトレジストを用い窒化膜２６
をエツチングし、その後この同じホトレジストを用いて
リフトオフ法によりＴｉ２７ （厚さ：２０００オング
ストローム）とＰｔ２８ （厚さ：２０００オンダス
トローム）を形成する。この後Ｔｉ２７／Ｐｔ２８のパ
ターンより一部り小さいパターンで、リフトオフ法によ
りＡｕ２９を形成する（図１（Ｃ））。 ［０００９］ここで図１（Ｃ）から明らかなように、本
実施例の電界効果トランジスタの製造方法によれば、パ
ッシベーション効果の大きいしかも安定した膜質である
窒化膜がゲート電極を含んだソース・ドレイン電極間お
よびソース・トレイン電極の一部にまで形成され、この
膜によって半導体表面を安定化させることができる。 ［００１０１このように製作されたＧａＡｓＦＥＴと従
来のＧａＡｓＦＥＴを比較した場合、前述のトレイン電
流のドリフト現象（図（２） （Ａ）、 （Ｂ））
や入出力特性におけるヒステリシス現象（図（３）
（Ａ）。 （Ｂ））が皆無になった。なお、図２２図３において、
（Ａ）は従来例によって製造されたＧａＡｓＦＥＴの、
（Ｂ）は本実施例によって製造されたＧａＡｓＦＥＴの
特性図である。 ［００１１１ 【発明の効果］本発明においては、窒化膜を選択的に除
去するために用いたフォトレジストとと同じフォトレジ
ストを用いてリフトオフ法によりゲート、ソースおよび
ドレインのポンディングパッドを形成しているから従来
のＣＶＤ法による酸化膜に比べ、ピンホールが非常に少
なくしかも組成比（Ｓ ｉ ：Ｎ＝３ ：４）が安定し
たプラズマＣＶＤ法による窒化膜を用いることと、さら
に窒化膜成長の初期段階でＧａＡｓ表面がプラズマ中で
クリーニングされることにより、ＧａＡｓの表面電荷量
およびその移動が少ない状態が作られ、前述のような、
ドリフト現象やマイクロ波入出力特性のヒステリシス現
象といった問題がなくなり、保護効果な十分のＧａＡｓ
ＦＥＴをより少ない工程数で得る事ができる。
り詳細に説明する。 ［０００７］図１は本発明の一実施例を説明するために
ＧａＡｓＦＥＴを製造工程順に示した断面図である。ま
ず図１（Ａ）に示すよううに、半絶縁性基板２０上にバ
ッファー層２１と動作層２２とを順に形成し、バッファ
ー層２１と動作層２２とに対して素子領域周辺をメサ状
に形成する。そして、この動作層 ２２とショットキー
障壁を形成するべき金属、例えばアルミニウムによるゲ
ート電極２３とオーミック性接触となる金属、例えばＡ
ｕＧｅ合金＋合金層Ｎ１層ソースおよびドレイン電極２
４．２５を形成する。尚、これら電極２３．２４および
２５はバッファー層２１上まで延長して形成する。この
後、プラズマＣＶＤ法（成長温度：３００℃ガス混合比
； Ｓ ｉＨ４：ＮＨ３＝１０ ： １．ＩＴｏｒｒ）
により窒化膜２６（厚さ；１５００オングストローム）
を全面に成長する（図１（Ｂ））。 （０００８］ この後、ゲート・ソースおよびドレイン
パッドを形成するためにホトレジストを用い窒化膜２６
をエツチングし、その後この同じホトレジストを用いて
リフトオフ法によりＴｉ２７ （厚さ：２０００オング
ストローム）とＰｔ２８ （厚さ：２０００オンダス
トローム）を形成する。この後Ｔｉ２７／Ｐｔ２８のパ
ターンより一部り小さいパターンで、リフトオフ法によ
りＡｕ２９を形成する（図１（Ｃ））。 ［０００９］ここで図１（Ｃ）から明らかなように、本
実施例の電界効果トランジスタの製造方法によれば、パ
ッシベーション効果の大きいしかも安定した膜質である
窒化膜がゲート電極を含んだソース・ドレイン電極間お
よびソース・トレイン電極の一部にまで形成され、この
膜によって半導体表面を安定化させることができる。 ［００１０１このように製作されたＧａＡｓＦＥＴと従
来のＧａＡｓＦＥＴを比較した場合、前述のトレイン電
流のドリフト現象（図（２） （Ａ）、 （Ｂ））
や入出力特性におけるヒステリシス現象（図（３）
（Ａ）。 （Ｂ））が皆無になった。なお、図２２図３において、
（Ａ）は従来例によって製造されたＧａＡｓＦＥＴの、
（Ｂ）は本実施例によって製造されたＧａＡｓＦＥＴの
特性図である。 ［００１１１ 【発明の効果］本発明においては、窒化膜を選択的に除
去するために用いたフォトレジストとと同じフォトレジ
ストを用いてリフトオフ法によりゲート、ソースおよび
ドレインのポンディングパッドを形成しているから従来
のＣＶＤ法による酸化膜に比べ、ピンホールが非常に少
なくしかも組成比（Ｓ ｉ ：Ｎ＝３ ：４）が安定し
たプラズマＣＶＤ法による窒化膜を用いることと、さら
に窒化膜成長の初期段階でＧａＡｓ表面がプラズマ中で
クリーニングされることにより、ＧａＡｓの表面電荷量
およびその移動が少ない状態が作られ、前述のような、
ドリフト現象やマイクロ波入出力特性のヒステリシス現
象といった問題がなくなり、保護効果な十分のＧａＡｓ
ＦＥＴをより少ない工程数で得る事ができる。
Claims (1)
- 【請求項１】 化合物半導体層上にゲート電極を形成す
る工程と、該ゲート電極の両側の前記化合物半導体層上
に前記ゲート金属とは離間してソースおよびドレイン電
極を形成する工程と、その後全面に窒化膜を形成する工
程と、その後フォトレジストを用い、前記窒化膜を選択
的に除去することにより、前記ゲート電極、前記ゲート
電極と前記ソースおよびドレイン電極間に露出する前記
化合物半導体層並びに前記ソースおよびトレイン電極の
一部を前記窒化膜で覆う工程と、前記フォトレジストを
用いたリフトオフ法により、前記ゲート、前記ソースお
よび前記ドレインのポンディングパッドを形成する工程
とを有することを特徴とする電界効果トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3066858A JPH081913B2 (ja) | 1991-03-29 | 1991-03-29 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3066858A JPH081913B2 (ja) | 1991-03-29 | 1991-03-29 | 電界効果トランジスタの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58082073A Division JPS59207668A (ja) | 1983-05-11 | 1983-05-11 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04211136A true JPH04211136A (ja) | 1992-08-03 |
| JPH081913B2 JPH081913B2 (ja) | 1996-01-10 |
Family
ID=13327974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3066858A Expired - Lifetime JPH081913B2 (ja) | 1991-03-29 | 1991-03-29 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081913B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53104183A (en) * | 1977-02-23 | 1978-09-11 | Nec Corp | Junction gate-type field effect transistor |
| JPS57128070A (en) * | 1981-01-30 | 1982-08-09 | Fujitsu Ltd | Field-effect transistor |
| JPS57198664A (en) * | 1981-06-01 | 1982-12-06 | Nec Corp | Semiconductor device |
-
1991
- 1991-03-29 JP JP3066858A patent/JPH081913B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53104183A (en) * | 1977-02-23 | 1978-09-11 | Nec Corp | Junction gate-type field effect transistor |
| JPS57128070A (en) * | 1981-01-30 | 1982-08-09 | Fujitsu Ltd | Field-effect transistor |
| JPS57198664A (en) * | 1981-06-01 | 1982-12-06 | Nec Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH081913B2 (ja) | 1996-01-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970826 |