JPH0410549A - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
- Publication number
- JPH0410549A JPH0410549A JP11056890A JP11056890A JPH0410549A JP H0410549 A JPH0410549 A JP H0410549A JP 11056890 A JP11056890 A JP 11056890A JP 11056890 A JP11056890 A JP 11056890A JP H0410549 A JPH0410549 A JP H0410549A
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- Japan
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- film
- electrodes
- forming
- exposed
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ショットキー接合を形成するゲート電極を備
えた電界効果型トランジスタの製造方法に関し、特に、
化合物半導体上に保護用誘電体膜（パッシベーション膜
）を形成する方法に関するものである。
えた電界効果型トランジスタの製造方法に関し、特に、
化合物半導体上に保護用誘電体膜（パッシベーション膜
）を形成する方法に関するものである。
〔従来の技術］
ＧａＡｓなどの化合物半導体上にショットキー接合を形
成するゲート電極を備えた電界効果型トランジスタ（以
下、ＦＥＴという）は、高速動作に優れ、マイクロ波帯
の増幅素子として多く用いられている。このＦＥＴの表
面には、半導体表面および電極の保護のため、酸化シリ
コン、窒化シリコンなどからなる保護用の誘電体膜を形
成する必要がある。
成するゲート電極を備えた電界効果型トランジスタ（以
下、ＦＥＴという）は、高速動作に優れ、マイクロ波帯
の増幅素子として多く用いられている。このＦＥＴの表
面には、半導体表面および電極の保護のため、酸化シリ
コン、窒化シリコンなどからなる保護用の誘電体膜を形
成する必要がある。
従来、これらのＦＥＴのゲート電極は、半導体゛表面に
ゲート電極に対応する開口部を持ったマスク（レジスト
膜、または酸化シリコンなどの絶縁膜からなる）を形成
し、開口部およびマスク上に金属膜を形成し、次にマス
クを除去することでマスフ上の金属膜を取り除き、開口
部にのみ金属膜を形成するリフトオフ法により形成され
る。そして、保護用の誘電体膜は、リフトオフ法により
ゲート電極を形成した後、スパッタリング法などにより
形成される。
ゲート電極に対応する開口部を持ったマスク（レジスト
膜、または酸化シリコンなどの絶縁膜からなる）を形成
し、開口部およびマスク上に金属膜を形成し、次にマス
クを除去することでマスフ上の金属膜を取り除き、開口
部にのみ金属膜を形成するリフトオフ法により形成され
る。そして、保護用の誘電体膜は、リフトオフ法により
ゲート電極を形成した後、スパッタリング法などにより
形成される。
［発明が解決しようとする課題］
しかし、上記従来の方法で作成した場合、保護用の誘電
体膜を形成することによりＦＥＴのブレークダウン電圧
（ゲート・ソース電極間耐圧）が劣化することが知られ
ていたわ 本発明は、上記の欠点を解決したもので、本発明の目的
はブレークダウン電圧が劣化しない保護用誘電体膜の形
成方法を提供することにある。
体膜を形成することによりＦＥＴのブレークダウン電圧
（ゲート・ソース電極間耐圧）が劣化することが知られ
ていたわ 本発明は、上記の欠点を解決したもので、本発明の目的
はブレークダウン電圧が劣化しない保護用誘電体膜の形
成方法を提供することにある。
〔課題を解決するための手段および作用〕本発明は、保
護用の誘電体膜形成前にゲート電極および半導体表面に
何らかの処理をすることで、ＦＥＴの特性劣化を防止で
きるとの着想に基づいたものである。
護用の誘電体膜形成前にゲート電極および半導体表面に
何らかの処理をすることで、ＦＥＴの特性劣化を防止で
きるとの着想に基づいたものである。
本発明は、半導体上にソース電極、ドレイン電ｉおよび
ショットキー接合を形成するゲート電極を備えた電界効
果型トランジスタの製造方法において、前記ソース電極
およびドレイン電極を形成する第１の工程、前記ゲート
電極を形成する第２の工程、酸化雰囲気下での加熱処理
またはプラズマ放電処理により、前記ソース電極および
ドレイン電極間に露出した上記半導体の表面上に酸化物
層を形成する第３の工程、該表面上に誘電体膜を形成す
る第４の工程を行なうものである。
ショットキー接合を形成するゲート電極を備えた電界効
果型トランジスタの製造方法において、前記ソース電極
およびドレイン電極を形成する第１の工程、前記ゲート
電極を形成する第２の工程、酸化雰囲気下での加熱処理
またはプラズマ放電処理により、前記ソース電極および
ドレイン電極間に露出した上記半導体の表面上に酸化物
層を形成する第３の工程、該表面上に誘電体膜を形成す
る第４の工程を行なうものである。
望ましくは、前記第３の工程において、前記酸化物層の
膜厚が飽和するまで前記プラズマ放電処理または加熱処
理を行なうものである。また、プラズマ放電処理は酸素
、または、酸化雰囲気を形成する化合物ガス雰囲気中で
行なわれる。
膜厚が飽和するまで前記プラズマ放電処理または加熱処
理を行なうものである。また、プラズマ放電処理は酸素
、または、酸化雰囲気を形成する化合物ガス雰囲気中で
行なわれる。
本発明による作用は明らかではないが、ＦＥＴの露出し
た半導体表面が安定な酸化物により被覆されるため、そ
の後に誘電体膜を形成すれば安定な動作が可能になるも
のと考えられる。
た半導体表面が安定な酸化物により被覆されるため、そ
の後に誘電体膜を形成すれば安定な動作が可能になるも
のと考えられる。
〔実施例］
本発明の一実施例であるＦＥＴの製造工程を、・、第１
図（ａ）〜（ｃ）を用いて以下に説明する。
図（ａ）〜（ｃ）を用いて以下に説明する。
半絶縁性のＧａＡｓ半導体単結晶からなる基板１上に０
．３μｍ程度の膜厚を有する導電性のＧａＡｓエピタキ
シャル層からなる活性層２が形成されている。この活性
層２にオーミック接合するソース電極３およびドレイン
電極４が形成される。次に、基板ｌの全面に有機高分子
からなるポジ型のレジスト膜５を形成する。通常のフォ
トリソグラフィにより幅１μｍの開口部５′が、このレ
ジスト膜５のソース電極３・ドレイン電極４間に形成さ
れる。そして、レジスト膜５上および活性層２が露出し
た開口部５′上に金属層６を形成する。（第１図（ａ）
） レジスト膜５を溶解除去し、開口部５′以外の金属層６
を取り去ることにより、開口部５”の領域に相当するゲ
ート電極７が形成される。（リフトオフ法） 次に、ゲート電極７、ソース電極３およびドレイン電極
４上、かつ、ソース電極３・ドレイン電極４間の露出し
た活性層２領域を含む基板１の表面を酸素雰囲気での加
熱処理を行う。（第１図基板１をヒータ（ホットプレー
トなど）により３ＯＯ℃程度の温度に約１時間保持する
ことで行われる。加熱処理時間と酸化物層の膜厚（エリ
プソメトリ−による測定）の関係を第２図に示す。同図
から明らかなように、酸化物層の膜厚は、加熱処理前に
１．５ｎｍであるが、１時間以上加熱処理することで１
．６ｎｍ程度の膜厚に形成さる。
．３μｍ程度の膜厚を有する導電性のＧａＡｓエピタキ
シャル層からなる活性層２が形成されている。この活性
層２にオーミック接合するソース電極３およびドレイン
電極４が形成される。次に、基板ｌの全面に有機高分子
からなるポジ型のレジスト膜５を形成する。通常のフォ
トリソグラフィにより幅１μｍの開口部５′が、このレ
ジスト膜５のソース電極３・ドレイン電極４間に形成さ
れる。そして、レジスト膜５上および活性層２が露出し
た開口部５′上に金属層６を形成する。（第１図（ａ）
） レジスト膜５を溶解除去し、開口部５′以外の金属層６
を取り去ることにより、開口部５”の領域に相当するゲ
ート電極７が形成される。（リフトオフ法） 次に、ゲート電極７、ソース電極３およびドレイン電極
４上、かつ、ソース電極３・ドレイン電極４間の露出し
た活性層２領域を含む基板１の表面を酸素雰囲気での加
熱処理を行う。（第１図基板１をヒータ（ホットプレー
トなど）により３ＯＯ℃程度の温度に約１時間保持する
ことで行われる。加熱処理時間と酸化物層の膜厚（エリ
プソメトリ−による測定）の関係を第２図に示す。同図
から明らかなように、酸化物層の膜厚は、加熱処理前に
１．５ｎｍであるが、１時間以上加熱処理することで１
．６ｎｍ程度の膜厚に形成さる。
それ以上の時間、加熱処理しても膜厚は飽和しており、
増加しないことがわかる。なお、この時の雰囲気は、大
気に限らず酸素を含む酸化性の雰囲気で・あれば良い。
増加しないことがわかる。なお、この時の雰囲気は、大
気に限らず酸素を含む酸化性の雰囲気で・あれば良い。
その後、活性層２上の全面に厚さ１１００ｎの窒化シリ
コン膜８（ＳｉＮ）をプラズマＣＶＤ法により形成する
。このプラズマＣＶＤ法は、基板１を２３０℃に加熱し
、シラン（Ｓ ｉ Ｈ，）ガスと窒素ガスとの反応によ
り約８分間行なわれる。
コン膜８（ＳｉＮ）をプラズマＣＶＤ法により形成する
。このプラズマＣＶＤ法は、基板１を２３０℃に加熱し
、シラン（Ｓ ｉ Ｈ，）ガスと窒素ガスとの反応によ
り約８分間行なわれる。
なお、保護用誘電体膜としては、窒化シリコン膜以外に
、酸化シリコン膜なとの緻密な絶縁膜を用いることがで
きる。
、酸化シリコン膜なとの緻密な絶縁膜を用いることがで
きる。
ソース電極３およびドレイン１１ｔ’Ｍ４上の窒化シリ
コン膜８を部分的に除去し、配線用金属９．９′を形成
する。（第１図（Ｃ）） 以上の実施例１の工程で作成したＦＥＴのゲート・ドレ
イン電極間の電圧・電流特性を実施例１として第３図に
示す。また、加熱処理を行なわず他の工程は上記実施例
１と同一の場合を比較例として記載した。
コン膜８を部分的に除去し、配線用金属９．９′を形成
する。（第１図（Ｃ）） 以上の実施例１の工程で作成したＦＥＴのゲート・ドレ
イン電極間の電圧・電流特性を実施例１として第３図に
示す。また、加熱処理を行なわず他の工程は上記実施例
１と同一の場合を比較例として記載した。
第３図から明らかなように、比較例では一１６Ｖの電圧
を印加し、５０μＡの電流が流れた状態でＦＥＴの破壊
が生じた。しかし、実施例１では−１９ｖ以上の電圧を
印加し１ｍＡ以上の電流を繰返し流してもＦＥＴの破壊
は生じなかった。
を印加し、５０μＡの電流が流れた状態でＦＥＴの破壊
が生じた。しかし、実施例１では−１９ｖ以上の電圧を
印加し１ｍＡ以上の電流を繰返し流してもＦＥＴの破壊
は生じなかった。
なお、上記の実施例１ではリフトオフによるゲート電極
の形成後に加熱処理を行っているが、他の実施例（実施
例２）として、この加熱処理の替わりに酸素雰囲気でプ
ラズマ処理を行うことも可能である。
の形成後に加熱処理を行っているが、他の実施例（実施
例２）として、この加熱処理の替わりに酸素雰囲気でプ
ラズマ処理を行うことも可能である。
プラズマ処理は、酸素ガス中でバレル型プラズマ装置を
用いて行なう。この酸素ガス中のプラズマ処理は、ガス
圧：０．５ｔｏｒｒ、基板温度：５０℃で、２０分間行
なう。また、酸素ガスと四ふっ化炭素（ＣＦ、）ガスの
混合ガス中のプラズマ処理は、ガス比（酸素ガス／四ふ
っ化炭素ガス）を５／１、混合ガス圧：０．５ｔｏｒｒ
、基板温度は室温で、５分間行なう。プラズマ処理時間
と酸化物層の膜厚（エリプソメトリ−のによる測定）の
関係を第４図に示す。同図から明らかなように、酸化物
層の膜厚はプラズマ処理前に２ｎｍ以下であるが、酸素
ガス中で２０分以上、混合ガス中で５分以上でプラズマ
処理することで７ｎｍ程度の膜厚に形成される。それ以
上の時間、プラズマ処理しても膜厚は飽和しており、増
加しないことがわかる。なお、プラズマ処理の雰囲気は
、酸素ガス、亜酸化窒素（Ｎ、Ｏ）などの酸化雰囲気ガ
スを用いることができる。
用いて行なう。この酸素ガス中のプラズマ処理は、ガス
圧：０．５ｔｏｒｒ、基板温度：５０℃で、２０分間行
なう。また、酸素ガスと四ふっ化炭素（ＣＦ、）ガスの
混合ガス中のプラズマ処理は、ガス比（酸素ガス／四ふ
っ化炭素ガス）を５／１、混合ガス圧：０．５ｔｏｒｒ
、基板温度は室温で、５分間行なう。プラズマ処理時間
と酸化物層の膜厚（エリプソメトリ−のによる測定）の
関係を第４図に示す。同図から明らかなように、酸化物
層の膜厚はプラズマ処理前に２ｎｍ以下であるが、酸素
ガス中で２０分以上、混合ガス中で５分以上でプラズマ
処理することで７ｎｍ程度の膜厚に形成される。それ以
上の時間、プラズマ処理しても膜厚は飽和しており、増
加しないことがわかる。なお、プラズマ処理の雰囲気は
、酸素ガス、亜酸化窒素（Ｎ、Ｏ）などの酸化雰囲気ガ
スを用いることができる。
以上の実施例２の工程で作成したＦＥＴのゲート・ドレ
イン電極間の電圧・電流特性を実施例２として第５図に
示す。また、プラズマ処理を行なわず他の工程は上記実
施例１と同一の場合を比較例として記載した。
イン電極間の電圧・電流特性を実施例２として第５図に
示す。また、プラズマ処理を行なわず他の工程は上記実
施例１と同一の場合を比較例として記載した。
第５図から明らかなように、比較例では、−１５Ｖの電
圧を印加し約２００μＡの電流が流れた状態でＦＥＴの
破壊が生じた。しかし、実施例２では一１７Ｖ以上の電
圧を印加し１ｍＡ以上の電流を繰返し流してもＦＥＴの
破壊は生じなかった。
圧を印加し約２００μＡの電流が流れた状態でＦＥＴの
破壊が生じた。しかし、実施例２では一１７Ｖ以上の電
圧を印加し１ｍＡ以上の電流を繰返し流してもＦＥＴの
破壊は生じなかった。
なお、以上の実施例ではレジスト膜によるリフトオフ法
を用いているが、レジスト膜の替わりに酸化シリコン膜
などの絶縁膜を用いることも可能である。
を用いているが、レジスト膜の替わりに酸化シリコン膜
などの絶縁膜を用いることも可能である。
［発明の効果］
以上説明したように、本発明は、半導体上にソース電極
、ドレイン電極およびショットキー接合を形成するゲー
ト電極を備えた電界効果型トランジスタの製造方法にお
いて、前記ソース電極およびドレイン電極を形成する第
１の工程、前記ゲート電極を形成する第２の工程、酸化
雰囲気下での加熱処理またはプラズマ放電処理により、
前記ソース電極およびドレイン電極間に露出した上記半
導体の表面上に酸化物層を形成する第３の工程、該表面
上に誘電体膜を形成する第４の工程を行なうものである
。
、ドレイン電極およびショットキー接合を形成するゲー
ト電極を備えた電界効果型トランジスタの製造方法にお
いて、前記ソース電極およびドレイン電極を形成する第
１の工程、前記ゲート電極を形成する第２の工程、酸化
雰囲気下での加熱処理またはプラズマ放電処理により、
前記ソース電極およびドレイン電極間に露出した上記半
導体の表面上に酸化物層を形成する第３の工程、該表面
上に誘電体膜を形成する第４の工程を行なうものである
。
したがって、本発明による電界効果型トランジスタは半
導体表面およびゲート電極表面が安定な酸化物により被
覆されるため、ブレークダウン電圧を劣化させない保護
用誘電体膜の形成が可能となる。
導体表面およびゲート電極表面が安定な酸化物により被
覆されるため、ブレークダウン電圧を劣化させない保護
用誘電体膜の形成が可能となる。
第１図（ａ）〜（ｃ）は、本発明の一実施例を説明する
ための断面図、 第２図は、加熱処理時間と酸化膜の膜厚の関係を示した
図、 第３図は、実施例１および比較例により作成したＦＥＴ
のゲート・ドレイン電極間の電圧・電流特性を示す図、 第４図は、加熱処理時間と酸化膜の膜厚の関係を示した
図、 第５図は、実施例２および比較例により作成したＦＥＴ
のゲート・ドレイン電極間の電圧・電流特性を示す図で
ある。 図において、 １・・・基板、２・・・活性層、３・・・ソース電極、
４・・・ドレイン電極、５・・・レジスト膜、５′・・
・開口部、６・・・金属層、７・・・ゲート電極、８・
・・窒化シリコン膜、９．９′・・・配線用金属。 第 図 箪 図 ′°閣−−−−−−−−−■ 加熱処理時間（ｈｒ） 箪 図
ための断面図、 第２図は、加熱処理時間と酸化膜の膜厚の関係を示した
図、 第３図は、実施例１および比較例により作成したＦＥＴ
のゲート・ドレイン電極間の電圧・電流特性を示す図、 第４図は、加熱処理時間と酸化膜の膜厚の関係を示した
図、 第５図は、実施例２および比較例により作成したＦＥＴ
のゲート・ドレイン電極間の電圧・電流特性を示す図で
ある。 図において、 １・・・基板、２・・・活性層、３・・・ソース電極、
４・・・ドレイン電極、５・・・レジスト膜、５′・・
・開口部、６・・・金属層、７・・・ゲート電極、８・
・・窒化シリコン膜、９．９′・・・配線用金属。 第 図 箪 図 ′°閣−−−−−−−−−■ 加熱処理時間（ｈｒ） 箪 図
Claims (2)
- （１）半導体上にソース電極、ドレイン電極およびショ
ットキー接合を形成するゲート電極を備えた電界効果型
トランジスタの製造方法において、前記ソース電極およ
びドレイン電極を形成する第１の工程、前記ゲート電極
を形成する第２の工程、酸化雰囲気下での加熱処理また
はプラズマ放電処理により、前記ソース電極およびドレ
イン電極間に露出した上記半導体の表面上に酸化物層を
形成する第３の工程、該表面上に誘電体膜を形成する第
４の工程を行なうことを特徴とした電界効果型トランジ
スタの製造方法。 - （２）前記第３の工程において、前記酸化物層の膜厚が
飽和するまで前記プラズマ放電処理または加熱処理を行
うことを特徴とした第１項記載の電界効果型トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11056890A JPH0410549A (ja) | 1990-04-27 | 1990-04-27 | 電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11056890A JPH0410549A (ja) | 1990-04-27 | 1990-04-27 | 電界効果型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410549A true JPH0410549A (ja) | 1992-01-14 |
Family
ID=14539131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11056890A Pending JPH0410549A (ja) | 1990-04-27 | 1990-04-27 | 電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410549A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0642175A1 (en) * | 1993-09-07 | 1995-03-08 | Murata Manufacturing Co., Ltd. | Semiconductor element with Schottky electrode and process for producing the same |
| JP2003068767A (ja) * | 2001-08-28 | 2003-03-07 | Murata Mfg Co Ltd | 電界効果トランジスタの製造方法および電界効果トランジスタ |
-
1990
- 1990-04-27 JP JP11056890A patent/JPH0410549A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0642175A1 (en) * | 1993-09-07 | 1995-03-08 | Murata Manufacturing Co., Ltd. | Semiconductor element with Schottky electrode and process for producing the same |
| US5578844A (en) * | 1993-09-07 | 1996-11-26 | Murata Manufacturing Co., Ltd. | Semiconductor element and process for production for the same |
| JP2003068767A (ja) * | 2001-08-28 | 2003-03-07 | Murata Mfg Co Ltd | 電界効果トランジスタの製造方法および電界効果トランジスタ |
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