JPS6077469A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6077469A JPS6077469A JP58185423A JP18542383A JPS6077469A JP S6077469 A JPS6077469 A JP S6077469A JP 58185423 A JP58185423 A JP 58185423A JP 18542383 A JP18542383 A JP 18542383A JP S6077469 A JPS6077469 A JP S6077469A
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- JP
- Japan
- Prior art keywords
- film
- gate
- source
- metal film
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、くわしくは、電界効果
トランジスタの製造方法に関するものである。
トランジスタの製造方法に関するものである。
シリコン（以下、８ｉと略す）を用いた乗積回路（以下
、ＩＣと略す）より高速な装置として、ガリウム砒素（
以下、（ＪＢＡｓと略す）を用いたＩＣが注目され、各
所で開発が進められている。ＧａＡｓ ＩＣが８ｉＩＣ
に比べて高速である理由は、ＧａＡｓ ＩＣが半絶縁性
ＧａＡｓ ″−基板上に ヤ晟しうるため、紫子分離が容易なため、より高密度に
集積化でき配線答斎が低減されると共に単位長さ当りの
配線容蛍が低減されうろことと、ＧａＡｓ中の電流のキ
ャリアである電子の移動度が、Ｓｉのそれに比べ１３〜
５倍大きいため、に畜生抵抗が低減しうろこととによる
。さらにＧａＡｓ ＩＣを高速化させるためには、Ｇａ
Ａｓ ＩＣの基本素子である電界効果トランジスタ（以
下、ＦＥＴと略す）のカットオフ周波数（以下、ｆＴと
略す）を上げる必要がある。セしてＦＥＴのｆ 、、、
の向上は、寄生ヨ１（抗をより低減することにより相互
コンダクタンス（以下、ｇ□と略す）を高くすることと
ゲート畏ヲ短縮してゲートとノース間容量（以下、（４
，と略す）を低（することが必要である。ＦＥｉ”の寄
生抵抗すなわち、ソースとゲート間抵抗（以下、Ｒｓと
略す）を低減するためＫは、ソースとゲート間に高キャ
リアａＷＷ＊導入するか、ソースとゲート間距離を短縮
する必要がある。しかＩ２、一般にイオン注入法により
形成される高キャリア濃度層の導入においては、注入さ
れた不純物がポストイオン注入アニール時に、横方向に
拡散し、ゲート下のチャネル層中のキャリヤ濃度を高め
るため、初期に設計したＦＥＴのスレッショルド電圧（
以下、ＶＴ と略す）を変化させると共にゲート電極に
高キャリア濃度層が接触するためゲ−ト１嗣圧が劣化す
る等のいわゆるショートチャネル効果を招来する。一方
ソースとゲート間の距離を短縮することによりＲｓ を
低減する方法は、前記のショートチャネル効果を招くこ
とはないが、Ｃｐｓを低減させるためにＦｆｆＴのゲー
ト長（以下、Ｉ９ と略す）を短縮しようとする場合に
は、自己整合法でＦ Ｅ Ｔを形成する必要が生じる。
、ＩＣと略す）より高速な装置として、ガリウム砒素（
以下、（ＪＢＡｓと略す）を用いたＩＣが注目され、各
所で開発が進められている。ＧａＡｓ ＩＣが８ｉＩＣ
に比べて高速である理由は、ＧａＡｓ ＩＣが半絶縁性
ＧａＡｓ ″−基板上に ヤ晟しうるため、紫子分離が容易なため、より高密度に
集積化でき配線答斎が低減されると共に単位長さ当りの
配線容蛍が低減されうろことと、ＧａＡｓ中の電流のキ
ャリアである電子の移動度が、Ｓｉのそれに比べ１３〜
５倍大きいため、に畜生抵抗が低減しうろこととによる
。さらにＧａＡｓ ＩＣを高速化させるためには、Ｇａ
Ａｓ ＩＣの基本素子である電界効果トランジスタ（以
下、ＦＥＴと略す）のカットオフ周波数（以下、ｆＴと
略す）を上げる必要がある。セしてＦＥＴのｆ 、、、
の向上は、寄生ヨ１（抗をより低減することにより相互
コンダクタンス（以下、ｇ□と略す）を高くすることと
ゲート畏ヲ短縮してゲートとノース間容量（以下、（４
，と略す）を低（することが必要である。ＦＥｉ”の寄
生抵抗すなわち、ソースとゲート間抵抗（以下、Ｒｓと
略す）を低減するためＫは、ソースとゲート間に高キャ
リアａＷＷ＊導入するか、ソースとゲート間距離を短縮
する必要がある。しかＩ２、一般にイオン注入法により
形成される高キャリア濃度層の導入においては、注入さ
れた不純物がポストイオン注入アニール時に、横方向に
拡散し、ゲート下のチャネル層中のキャリヤ濃度を高め
るため、初期に設計したＦＥＴのスレッショルド電圧（
以下、ＶＴ と略す）を変化させると共にゲート電極に
高キャリア濃度層が接触するためゲ−ト１嗣圧が劣化す
る等のいわゆるショートチャネル効果を招来する。一方
ソースとゲート間の距離を短縮することによりＲｓ を
低減する方法は、前記のショートチャネル効果を招くこ
とはないが、Ｃｐｓを低減させるためにＦｆｆＴのゲー
ト長（以下、Ｉ９ と略す）を短縮しようとする場合に
は、自己整合法でＦ Ｅ Ｔを形成する必要が生じる。
この自己整合法においては、ソースとゲート量比ｔＡ＆
Ｌｒ５ａとゲートとドレイン間距離ＬＧＤとが同じ値に
なり、ソースとゲート間距離ＬＳＧを短縮してＲｓを低
減させようとすると、ゲートとドレイン間距離ＬＧＤも
小さくなるため、ゲートとドレイン間の逆方向耐圧（以
下、ｈｉＶｏｎと配す）が低下し、ゲートとドレイ／間
に掛ゆられる電圧を低（しなければならず。
Ｌｒ５ａとゲートとドレイン間距離ＬＧＤとが同じ値に
なり、ソースとゲート間距離ＬＳＧを短縮してＲｓを低
減させようとすると、ゲートとドレイン間距離ＬＧＤも
小さくなるため、ゲートとドレイン間の逆方向耐圧（以
下、ｈｉＶｏｎと配す）が低下し、ゲートとドレイ／間
に掛ゆられる電圧を低（しなければならず。
ＦＥＴの特性を十分に引き出ぜないことＫなる。
自己整合法により形成されたＧａＡｓ ＦＥＴを第１図
に示す。第１図において、ｌは半絶縁性ＧａＡ。
に示す。第１図において、ｌは半絶縁性ＧａＡ。
也３はソース、４はゲート、５はドレインである。
本発明はかかる欠点を除去し、ソースとゲート量比１ｍ
Ｌｓ Ｇ：：ｘ ｔｍ＋桶しでＲＢを低減するととも
に、ゲートとトンーｒン聞距離１１＋１１１はソースと
ゲート量比ｔｌＬｓｏよりも大きくしてゲートとドレイ
ン間によ− ・ “り高いぼ 圧が掛けられるようにすることにより、より高い性能を
示すＦｇＴの製造方法を提供しようとするものである。
Ｌｓ Ｇ：：ｘ ｔｍ＋桶しでＲＢを低減するととも
に、ゲートとトンーｒン聞距離１１＋１１１はソースと
ゲート量比ｔｌＬｓｏよりも大きくしてゲートとドレイ
ン間によ− ・ “り高いぼ 圧が掛けられるようにすることにより、より高い性能を
示すＦｇＴの製造方法を提供しようとするものである。
本発明の！′ｆｆ畝は、高抵抗基板上に導電層を形成す
る工程と、該導電層−ヒに該導′Ｉｔ層と７コツトキ接
合を形成しうる第１の金属膜を被着する工程と、第１の
金属膜上の少くともゲートが位置し５る領域に第１の金
属膜を保護しうる・物質膜を被着する工程と、前記の物
質膜をマスクとしてマスクされた領域の第１の金属膜を
除去すると共Ｋ、さらにマスクとし℃用いた前記の物質
膜の下の一部の第１の金属膜を除去する工程と、前記の
導電層とオーム性接触をしうる第２の金属膜な被着する
工程と、前記の物質膜な除去する工程と、残された第１
の金Ｍ４膜のゲートとなる領域のうち少くともソースに
近い領域上には仮着されないように第１０金栖膜を保護
しうる物質膜を被着する工程と、前記物質膜をマスクと
して少くとも露出されている第１の金属膜を除去する工
程とを含む半導体装置の製造方法にある。
る工程と、該導電層−ヒに該導′Ｉｔ層と７コツトキ接
合を形成しうる第１の金属膜を被着する工程と、第１の
金属膜上の少くともゲートが位置し５る領域に第１の金
属膜を保護しうる・物質膜を被着する工程と、前記の物
質膜をマスクとしてマスクされた領域の第１の金属膜を
除去すると共Ｋ、さらにマスクとし℃用いた前記の物質
膜の下の一部の第１の金属膜を除去する工程と、前記の
導電層とオーム性接触をしうる第２の金属膜な被着する
工程と、前記の物質膜な除去する工程と、残された第１
の金Ｍ４膜のゲートとなる領域のうち少くともソースに
近い領域上には仮着されないように第１０金栖膜を保護
しうる物質膜を被着する工程と、前記物質膜をマスクと
して少くとも露出されている第１の金属膜を除去する工
程とを含む半導体装置の製造方法にある。
次に本発明を実ｉｊ＊ｕ ５１Ｊな用いて説明する。第
２図は本発明の一実施例を示す。第２図ｔａ＋において
、半絶縁性Ｇ ａ Ａ ｓ基板１１上ＫＩＩＦＩえばキ
ャリア濃度が１． Ｘ １０１′ｙｃ、ｑｒ−”である
ｎ型０ａＡｓ ＩＱ １２を例えば０，１３μｍの厚さ
に形成した後、ｎＭＧａＡｓ層とシ曹ットキバリア接曾
を形成するｌ第１の金属膜１６例えばアルミニウム（以
下、ＡＪと略す）を、例えば０．５μｍの長さに被着す
る。さらに写Ｘ食刻法を用いてＡＩ膜１６上に、Ａｌ膜
１６を保護する物質膜１７として、例えばホトレジスト
を例えば長さ３μｍｎにわたり被着する。次に、第２Ｆ
ｌ（ｂ） Ｋ示すように保−物質膜１７の下のう１↓１
の金箔膜１６以外の第１の金属膜１６をシ１ｊえばリン
酸液によりエツチング除去した後、さらに保長物ｊ（膜
１７下の第１の金属膜１６の一部をオーバーエツチング
することにより保護物質膜１７であるホトレジストのオ
ーバーハングを０．５μｍだけ形成する。
２図は本発明の一実施例を示す。第２図ｔａ＋において
、半絶縁性Ｇ ａ Ａ ｓ基板１１上ＫＩＩＦＩえばキ
ャリア濃度が１． Ｘ １０１′ｙｃ、ｑｒ−”である
ｎ型０ａＡｓ ＩＱ １２を例えば０，１３μｍの厚さ
に形成した後、ｎＭＧａＡｓ層とシ曹ットキバリア接曾
を形成するｌ第１の金属膜１６例えばアルミニウム（以
下、ＡＪと略す）を、例えば０．５μｍの長さに被着す
る。さらに写Ｘ食刻法を用いてＡＩ膜１６上に、Ａｌ膜
１６を保護する物質膜１７として、例えばホトレジスト
を例えば長さ３μｍｎにわたり被着する。次に、第２Ｆ
ｌ（ｂ） Ｋ示すように保−物質膜１７の下のう１↓１
の金箔膜１６以外の第１の金属膜１６をシ１ｊえばリン
酸液によりエツチング除去した後、さらに保長物ｊ（膜
１７下の第１の金属膜１６の一部をオーバーエツチング
することにより保護物質膜１７であるホトレジストのオ
ーバーハングを０．５μｍだけ形成する。
次に１第２図（Ｃ）に示すように、” ｍＧａＡｓ層１
２とオーム性接触をなしうる第２の金！膜１Ｂとして、
例えば金ゲルマニウム合金次いでニッケル（Ａｕ０ｅ
Ｎｉと略す）をｎｍＧａＡ、１２上および保護物質膜１
７であるホトレジスト上に被着する。次に、第２図（ｄ
） Ｋ示すよう尾、前記のホトレジス）、４１Ｑをその
溶剤により除去すると同時Ｋ、ホトレジス）４１７ｆ上
に被着された第２の金属膜１８を除去する。いわゆるリ
フトオフ法によりソースおよびドレインとなる第２の金
属膜１８のみを残す。ここまでの製造工程により、第１
の金属１６をゲートとし、第２の金属膜１８をソースお
よびドレインとし、ＬＳＧ＝０．５μ飢、ＬＧＤ ＝
０．５μｍ１およびゲート長（Ｌｙと略す）＝２μｍの
ＦＥＴが形成される。ここで、第２図（ｄ）よりわかる
ようＫ、ゲートとドレイン間の距離ＬＧＤがせまいため
に、ＢＶＧＤは約５ＶＬかなく、一般に、かかるＦｇＴ
におい℃は、ドレイン電圧は３■程度しか掛けられない
ため例えばゲート幅３００μｍ程度の素子では、その飽
和出力は１０ｄＢｍ程度である。
２とオーム性接触をなしうる第２の金！膜１Ｂとして、
例えば金ゲルマニウム合金次いでニッケル（Ａｕ０ｅ
Ｎｉと略す）をｎｍＧａＡ、１２上および保護物質膜１
７であるホトレジスト上に被着する。次に、第２図（ｄ
） Ｋ示すよう尾、前記のホトレジス）、４１Ｑをその
溶剤により除去すると同時Ｋ、ホトレジス）４１７ｆ上
に被着された第２の金属膜１８を除去する。いわゆるリ
フトオフ法によりソースおよびドレインとなる第２の金
属膜１８のみを残す。ここまでの製造工程により、第１
の金属１６をゲートとし、第２の金属膜１８をソースお
よびドレインとし、ＬＳＧ＝０．５μ飢、ＬＧＤ ＝
０．５μｍ１およびゲート長（Ｌｙと略す）＝２μｍの
ＦＥＴが形成される。ここで、第２図（ｄ）よりわかる
ようＫ、ゲートとドレイン間の距離ＬＧＤがせまいため
に、ＢＶＧＤは約５ＶＬかなく、一般に、かかるＦｇＴ
におい℃は、ドレイン電圧は３■程度しか掛けられない
ため例えばゲート幅３００μｍ程度の素子では、その飽
和出力は１０ｄＢｍ程度である。
従ってさらに出力を増すためには、ＢｖＧＤを高くし、
ドレイン電圧を３ｖ以上にする必要がある。
ドレイン電圧を３ｖ以上にする必要がある。
本発明はゲート・ドレイン間距離ＬＧＩ）をより広くす
ると共Ｋ、ゲート長をさらに短縮し、ＦＢＴの性能を向
上するものである。次に１２図ｆｅ）に示すように、写
真食刻法を用いて、少くともゲートとなる第１の金属層
１６のソースに近い領域を覆い、ドレインに近い領域を
露出させた状態に、第１の金属膜を保護する物質膜１９
、例えば前記のホトレジストと同種のものか否かは問わ
ず、ホトレジストを被着する。次に、第２図（ｆ）に示
すように、第１の金属膜を例えばリン酸液を用いて保護
物質膜１９の下の第１の金属膜であるＡ［が残るように
第１の金属膜、例えばＡｌをエツチング除去し、その後
、保護物質膜１９を溶剤で除去する。ここでＬｓｏ＝０
．５μｍ、 Ｌｙ＝１．０μｍ１ＬＧＤ＝１．５μｍの
ＦＥＴが形成される。かかる）’ １３ Ｔではソース
とゲート間の距１ｍｔＬｓｏが小さいためｎｓが低減さ
れていると共に１ゲートとドレイン間の距離Ｌｏｐが長
いため、ＢＶＧＤが高くなり、ドレイン電圧がより高く
かけられるため、従来法のものに比べてより尚利得・高
出力を得ることができる。また、本方法は本負的にセル
フアライメントであるため、特性の均一性も従来法に比
べて劣ることはない。
ると共Ｋ、ゲート長をさらに短縮し、ＦＢＴの性能を向
上するものである。次に１２図ｆｅ）に示すように、写
真食刻法を用いて、少くともゲートとなる第１の金属層
１６のソースに近い領域を覆い、ドレインに近い領域を
露出させた状態に、第１の金属膜を保護する物質膜１９
、例えば前記のホトレジストと同種のものか否かは問わ
ず、ホトレジストを被着する。次に、第２図（ｆ）に示
すように、第１の金属膜を例えばリン酸液を用いて保護
物質膜１９の下の第１の金属膜であるＡ［が残るように
第１の金属膜、例えばＡｌをエツチング除去し、その後
、保護物質膜１９を溶剤で除去する。ここでＬｓｏ＝０
．５μｍ、 Ｌｙ＝１．０μｍ１ＬＧＤ＝１．５μｍの
ＦＥＴが形成される。かかる）’ １３ Ｔではソース
とゲート間の距１ｍｔＬｓｏが小さいためｎｓが低減さ
れていると共に１ゲートとドレイン間の距離Ｌｏｐが長
いため、ＢＶＧＤが高くなり、ドレイン電圧がより高く
かけられるため、従来法のものに比べてより尚利得・高
出力を得ることができる。また、本方法は本負的にセル
フアライメントであるため、特性の均一性も従来法に比
べて劣ることはない。
本実楕例では、第１の金属膜の除去にリン酸液で除去す
るいわゆるウェットエツチングを用いたが、ＡＪＫかわ
る他の金属、たとえばモリブデンやタングステンを使え
ばドライエツチングによりゲート形成することも可能で
ある。
るいわゆるウェットエツチングを用いたが、ＡＪＫかわ
る他の金属、たとえばモリブデンやタングステンを使え
ばドライエツチングによりゲート形成することも可能で
ある。
また、ＧａＡｓのかわりＫ、他の化合物半導体例えばＩ
？ＬＰや、例えば、サファイヤや２醗化シリコン上に半
導体膜を形成するいわゆる８０５ｒ４成の基板にも本発
明は適用しうる。
？ＬＰや、例えば、サファイヤや２醗化シリコン上に半
導体膜を形成するいわゆる８０５ｒ４成の基板にも本発
明は適用しうる。
第１図は従来法によるＦ’ Ｅ ′ｒの構造を示す断面
図、第２図（ａ）〜（ｆ）は本発明の一実施例による製
造方法を工程順に示す断面図である。 １・・・・・・尚抵抗Ｇ、ＡＳ基板、２・・・・・・ｎ
型ＧａＡｓ層、３・・・・・・ソース、４・・・・・・
ゲート、５・・・・・・ドレイン、１１・・・・・・半
絶縁性ＧａＡｓ基板、１２・・・・・・ｎ型ＧａＡｓ層
、１６・・・・・・第１の金属膜、１７．１９・・・・
・・第１の金属膜を保護する物質膜、１８・・・・・・
第２の金＆４膜。 ８ｚ図
図、第２図（ａ）〜（ｆ）は本発明の一実施例による製
造方法を工程順に示す断面図である。 １・・・・・・尚抵抗Ｇ、ＡＳ基板、２・・・・・・ｎ
型ＧａＡｓ層、３・・・・・・ソース、４・・・・・・
ゲート、５・・・・・・ドレイン、１１・・・・・・半
絶縁性ＧａＡｓ基板、１２・・・・・・ｎ型ＧａＡｓ層
、１６・・・・・・第１の金属膜、１７．１９・・・・
・・第１の金属膜を保護する物質膜、１８・・・・・・
第２の金＆４膜。 ８ｚ図
Claims (1)
- 【特許請求の範囲】 １、高抵抗基板上＆ε導電層を形成する工程と、該導電
層上に該導電層とショットキ接合を形成しうる第１０金
絹膜を被着する工程と、該第１の金属膜上の少くともゲ
ートが位置しうる領域に第１の金属膜を保護しうる物質
膜を被着する工程と、前記の物質膜をマスクとして、マ
スクされた領域の第１の金属膜を除去すると共忙、さら
忙マスクとして用いた前記の物質膜の下の一部の第１の
金属膜を除去する工程と、前記の導電層とオーム性接触
をしうる第２の金属膜を被着する工程と、前記の物質膜
を除去する工程と、残された第１の金属膜のゲートとな
る領域のうち少くともソースに近い領域を覆い、ドレイ
ンに近い領域上には被着されないように第１０金属膜を
保護しうる物質膜を被着する工程と、前記物質膜をマス
クとして、少くとも露出されていま第１の金、？Ａ 膜
を除去する工程とを含むことを／ｌ？徴とする半導体装
置の、４造方法。 ２、前記導電層は４電性半導体層であることを特徴とす
る特許請求の範囲外１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185423A JPS6077469A (ja) | 1983-10-04 | 1983-10-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185423A JPS6077469A (ja) | 1983-10-04 | 1983-10-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6077469A true JPS6077469A (ja) | 1985-05-02 |
Family
ID=16170526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58185423A Pending JPS6077469A (ja) | 1983-10-04 | 1983-10-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077469A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04275438A (ja) * | 1991-03-04 | 1992-10-01 | Nec Corp | 電界効果トランジスタ |
-
1983
- 1983-10-04 JP JP58185423A patent/JPS6077469A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04275438A (ja) * | 1991-03-04 | 1992-10-01 | Nec Corp | 電界効果トランジスタ |
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