JPH0421123A - Ｆｉｆｏレジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＦＩＦＯレジスタに間し、特にメモリ使用状態
通知機能を持つＦ　Ｉ　ＦＯレジスタに関する。

〔従来の技術〕

従来のＦＩＦＯレジスタは、メモリ使用状態通知として
、内部メモリ容量をすべて使用した状態を通知するオー
バーフロー出力信号と、メモリをまったく使用していな
い状態を通知するエンプティー出力信号とを有したもの
がほとんどであり、一部のものにメモリ容量の中間まで
使用した状態を通知するハーフフル出力信号を持つもの
があった。

〔発明が解決しようとする課題〕

上述した従来のＦＩＦＯレジスタではメモリの使用状態
がオーバーフローとエンプティーにハーフフルの状態し
か示すことができないため、完全にオーバーフロー状態
になること、あるいは完全に空状態になることを事前に
知り、オーバーフロー防止およびエンプティー防止を行
いたい場合には、外部に専用の制御回路を設けなければ
ならす機器実装面積も増大し経済的負担も大きくなると
いう問題点がある。また、数ビットあるいは数バイトの
単位で意味を持つデータの入力及び出力を行わなければ
ならない場合には、１単位分のメモリ空き容量があるか
ないが、および１単位分のデータが既に蓄積されている
か否が等の情報を必要とし、このため、新たに１単位分
のデータを認識する回路を設けなければならないので前
述と同一の問題点がある。

本発明の目的は、機器実装面積を増加せず、組込みとす
ることによりコストも低減させた、予め定める閾値での
警報を出力できるＦＩＦＯレジスタを提供することにあ
る。

〔課題を解決するための手段〕

本発明のＦＩＦＯレジスタは、書き込みポートおよび読
み出しポートを持つデュアルポートＲＡＭと、前記デュ
アルポートＲＡＭへのデータの書き込み時にアドレスを
制御する書き込み制御回路と、前記デュアルボー）ＲＡ
Ｍからのデータの読み出し時に読み出しアドレスを制御
する読み出し制御回路と、前記書き込み制御回路の最新
アドレスと前記読み出し制御回路の最新アドレスとを比
較し結果を出力するアドレス比較回路を有するＦＩＦＯ
レジスタにおいて、保有データ量検出閾値として任意の
値を設定しそれぞれ保持する２つの保持回路と、前記ア
ドレス比較回路の出力する前記デュアルポートＲＡＭ内
の保有データ量と前記保持回路に設定流の保有データ量
検出閾値とを比較し警報を出力する２つの比較回路とを
設ける構成である。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

ＦＩＦ○レジスタ１は、書き込みポート２および読み出
しポート３を持つデュアルポートＲＡＭ４と、デュアル
ポートＲＡＭ４へのデータの書き込み時にアドレスを制
御する書き込み制御回路５と、デュアルボ＝？−ＲＡＭ
Ｊがらのデータの読み出し時に読み出しアドレスを制御
する読み出し制御回路６と、書き込み制御回路５の最新
アドレスと読み出し制御回路６の最新アドレスとを比較
し結果を出力するアドレス比較回路７と設定１データと
設定２データとをそれぞれ入力し設定１保持データと設
定２保持データとをそれぞれ呂カする保持回路８．９と
、保持回路８，９の出力する設定１保持データおよび設
定２保持データのいずれか一方とアドレス比較回路７の
出力するアドレス比較データとをそれぞれ入力し設定１
出力信号と設定２出力信号を出力する比較回路１０．１
１とから成る。

次に、動作について説明する。

まずデュアルポートＲＡＭ４の記憶ワード数がｍである
とき、保持回路８にｍより小さいｎを設定１データとし
て設定し、保持回路９にｍ−ｎを設定２データとして設
定しておく。この設定は、外部から直に１ルアツブ・プ
ルダウン制御してもマイクロプロセッサ等で制御しても
良い。

次に、書き込みポート２がら入力データが入力され、書
き込み制御回Ｆ！＠５の出力する書き込み制御クロック
と書き込みアドレスとにより所定のアドレスに入力デー
タが書き込まれて行く。次に、読み出し制御回路６が起
動されて、読み出し制御クロックと読み出しアドレスと
により所定のアドレスから出力データを読み出しポート
３に出方する。

一方、アドレス比較回ｆ￥３７は、常に書き込みアドレ
スと読み呂しアドレスとを受信し、両者を比較し、デュ
アルポートＲＡＭ４がオーバーフロー状態になった時は
オーバーフロー出カ信号を出力し、書き込み制御回路５
も書き込み許可信号を非許可とする。又完全に空き状態
の時はエンプティー出力信号を出力し読み出し制御回路
６も読み出し許可信号を非許可にする。又、アドレス比
較回路７は、書き込みアドレスと読み出しアドレスとの
差を演算し、現在デュアルポートＲＡＭ４に蓄積されて
いるワード数をアドレス比較データとして出力する。こ
のアドレス比較データを受信した比較回路１０．１１に
は、それぞれ保持回路８９に保持されている設定１保持
データおよび設定２保持データと比較する。この結果、
比較回路１０でアドレス比較データが上回った場合には
、設定１出力信号が出力される。同様に、比較回路１１
でアドレス比較データが下回った場合には、設定２出力
信号が出力される。

本実施例の場合には、設定１データをｎに設定しである
ため、オーバーフローするｍ　−ｎワード前にオーバー
フローしそうであることを知ることができる。この信号
により本発明のＦＩＦＯレジスタのデータ入力側では、
データ書き込み禁止を行うことができる。

同様に、設定２データをｍ−ｎに設定しであるため、エ
ンプティーになるｍ　−ｎワード前にエンプティーにな
りそうであることを知ることができる。この信号により
本発明のＦＩＦ○レジスタのデータ出力側回路にｍ−ｎ
ワード分のデータの有無を知らせることができｍ−ｎワ
ード分蓄積していないにもかかわらず読み出してしまう
ことを防ぐことができる。

第２図は本発明の一実施例の設定値と出力信号との関係
を示した説明図である。

設定１データと設定２データとは、エンプティー出力信
号が出力されるデュアルポートＲＡＭ４が空きのときか
らオーバーフロー出力信号が出力されるデュアルポート
ＲＡＭ４がいっばいになるときまで、任意に値が設定で
き、設定１データを設定することにより設定１出力信号
が、設定２データを設定することにより設定２出力信号
がそれぞれ出力される。

〔発明の効果〕

以上説明したように本発明のＦＩＦＯレジスタは、設定
データの設定値を任意に設定することができ、メモリ内
に蓄積されているデータ数と比較し、設定データ値を超
えた場合に設定出力信号を出力することにより、入力デ
ータ及び出力データが数バイトの単位で意味を持つデー
タの場合や、オーバーフローおよびエンプティーになり
そうな場合にメモリの使用状態があらかじめわがるとい
う効果がある。

また本発明のＦＩＦ○レジスタと同等な機能を従来のＦ
ＩＦＯレジスタで実現するにはＦＩＦＯレジスタの周辺
に論理回路を組む必要があったが、本発明のＦＩＦＯを
使用すれば実装面積及び設計コストを含めた全コストを
減少させることができるという効果もある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本発
明の一実施例の設定値と出力信号の関係を示した説明図
である。 １・・・ＦＩＦＯレジスタ、２・・・書き込みポート、
３・・・読み出しポート、４・・・デュアルポート、５
・・・書き込み制御回路、６・・・読み出し制御回路、
７・・・アドレス比較回路、８，９・・・保持回路、１
０゜１・・・比較回路。

Claims (1)

【特許請求の範囲】
1. 書き込みポートおよび読み出しポートを持つデュアルポ
   ートＲＡＭと、前記デュアルポートＲＡＭへのデータの
   書き込み時にアドレスを制御する書き込み制御回路と、
   前記デュアルポートＲＡＭからのデータの読み出し時に
   読み出しアドレスを制御する読み出し制御回路と、前記
   書き込み制御回路の最新アドレスと前記読み出し制御回
   路の最新アドレスとを比較し結果を出力するアドレス比
   較回路を有するＦＩＦＯレジスタにおいて、保有データ
   量検出閾値として任意の値を設定しそれぞれ保持する２
   つの保持回路と、前記アドレス比較回路の出力する前記
   デュアルポートＲＡＭ内の保有データ量と前記保持回路
   に設定済の保有データ量検出閾値とを比較し警報を出力
   する２つの比較回路とを設けることを特徴とするＦＩＦ
   Ｏレジスタ。