JPH02273847A - アドレス制御回路 - Google Patents
アドレス制御回路Info
- Publication number
- JPH02273847A JPH02273847A JP1095827A JP9582789A JPH02273847A JP H02273847 A JPH02273847 A JP H02273847A JP 1095827 A JP1095827 A JP 1095827A JP 9582789 A JP9582789 A JP 9582789A JP H02273847 A JPH02273847 A JP H02273847A
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- JP
- Japan
- Prior art keywords
- address
- input
- output
- control signal
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
データメモリに対してデータの書き込み／読み出しを行
う際に使用されるアドレス制御回路に関し、 アドレス値の異常を検出した時、異常アドレスの出力を
禁止できる樺にすることを目的とし、書き込みアドレス
メモリ部分と読み出しアドレスメモリ部分とを含むアド
レス制御回路において、該書き込みアドレスメモリ部分
から出力される全ての書き込みアドレスに対して、前回
と今回の入力時間差が設定時間以上の時に第１の制御信
号を出力し、該設定時間以下の時に第２の制御信号を出
力する第１の異常検出手段と、該第１の制御信号が印加
された時は入力した書き込みアドレスを該データメモリ
に出力するが、該第２の制御信号が印加された時は該入
力した書き込みアドレスを該書き込みアドレスメモリ部
分に返送するゲート手段と、該読み出しアドレスメモリ
部分から出力される全ての読み出しアドレスに対して、
前回と今回の入力時間差が設定時間以上の時に第１の制
御信号を出力し、該設定時間以下の時に第２の制御信号
を出力する第２の異常検出手段と、該第１の制御信号が
印加された時は入力した読み出しアドレスを該データメ
モリに出力するが、該第２の制御信号が印加された時は
該入力した読み出しアレスを該読み出しアドレスメモリ
部分に返送するゲート手段とを設ける様に構成する。
う際に使用されるアドレス制御回路に関し、 アドレス値の異常を検出した時、異常アドレスの出力を
禁止できる樺にすることを目的とし、書き込みアドレス
メモリ部分と読み出しアドレスメモリ部分とを含むアド
レス制御回路において、該書き込みアドレスメモリ部分
から出力される全ての書き込みアドレスに対して、前回
と今回の入力時間差が設定時間以上の時に第１の制御信
号を出力し、該設定時間以下の時に第２の制御信号を出
力する第１の異常検出手段と、該第１の制御信号が印加
された時は入力した書き込みアドレスを該データメモリ
に出力するが、該第２の制御信号が印加された時は該入
力した書き込みアドレスを該書き込みアドレスメモリ部
分に返送するゲート手段と、該読み出しアドレスメモリ
部分から出力される全ての読み出しアドレスに対して、
前回と今回の入力時間差が設定時間以上の時に第１の制
御信号を出力し、該設定時間以下の時に第２の制御信号
を出力する第２の異常検出手段と、該第１の制御信号が
印加された時は入力した読み出しアドレスを該データメ
モリに出力するが、該第２の制御信号が印加された時は
該入力した読み出しアレスを該読み出しアドレスメモリ
部分に返送するゲート手段とを設ける様に構成する。
本発明はデータメモリに対してデータの書き込み／読み
出しを行う際に使用されるアドレス制御回路に関するも
のである。
出しを行う際に使用されるアドレス制御回路に関するも
のである。
通信装置においてはデータを一旦蓄え、必要な時に読み
出して出力する装置構成にすることが通常行われている
。
出して出力する装置構成にすることが通常行われている
。
例えば、コンピュータで発生したデータをアダプタを介
して通信回線に送出する際、データＡ。
して通信回線に送出する際、データＡ。
Ｂ、Ｃ・・は時々しか発生しないとすると、これらのデ
ータはアダプタの中のデータメモリの中に一旦蓄えて、
Ａ、Ｂ、Ｃ・・を−括として出力する。
ータはアダプタの中のデータメモリの中に一旦蓄えて、
Ａ、Ｂ、Ｃ・・を−括として出力する。
この時、アドレス値の異常を検出した時、異常アドレス
の出力を禁止できる様にすることが必要である。
の出力を禁止できる様にすることが必要である。
第３図は従来例のブロック図を示す、以下１図の動作を
説明する。
説明する。
先ず、書き込みアドレスメモリ１１は９例えば先入れ先
出しメモリ（以下、 ＦＩＦＯと省略する）で構成され
ていて、書き込み可能なアドレスとしてアドレスＯ番地
（以下、 ＡＤＲＯと省略する）、 ＡＤＲ１゜ＡＤＲ
２・・が格納されている。
出しメモリ（以下、 ＦＩＦＯと省略する）で構成され
ていて、書き込み可能なアドレスとしてアドレスＯ番地
（以下、 ＡＤＲＯと省略する）、 ＡＤＲ１゜ＡＤＲ
２・・が格納されている。
また、読み出しアドレスメモ１月２は１例えばランダム
アクセスメモリ（以下、 ＲＡＭと省略する）で構成さ
れていて、読み出し可能なアドレスとしてＡＤＲＯ，Ａ
ＤＲ１・・と格納されているが、読み出しは入力する読
み出しタイミング指示に従って行われる。
アクセスメモリ（以下、 ＲＡＭと省略する）で構成さ
れていて、読み出し可能なアドレスとしてＡＤＲＯ，Ａ
ＤＲ１・・と格納されているが、読み出しは入力する読
み出しタイミング指示に従って行われる。
さて、データーが入力するとＦＩＦＯ１１は１例えばＡ
ＤＲＯをデータメモリ １３とＲＡＭ １２に出力する
ので、データがＯ番地に書き込まれると共に、このＡＤ
ＲＯが読み出しアドレスとしてＲＡＭ １２に格納され
る。
ＤＲＯをデータメモリ １３とＲＡＭ １２に出力する
ので、データがＯ番地に書き込まれると共に、このＡＤ
ＲＯが読み出しアドレスとしてＲＡＭ １２に格納され
る。
一方、ＲＡＭ １２は読み出しタイミング指示に従って
ＡＤＲＯをデータメモリ１３とＦＩＦＯ１１に出力する
ので、データメモリ１３のＯ番地に書き込まれたデータ
が読み出されると共に、書き込みアドレスとして再び格
納される。
ＡＤＲＯをデータメモリ１３とＦＩＦＯ１１に出力する
ので、データメモリ１３のＯ番地に書き込まれたデータ
が読み出されると共に、書き込みアドレスとして再び格
納される。
ここで、第３図の構成の場合、 ＦＩＦＯ１１からのＡ
ＤＲＯがＲＡＭ １２に入力するまでの間に１例えば雑
音などの影響を受けてＡＤＲ２に変化したとすると。
ＤＲＯがＲＡＭ １２に入力するまでの間に１例えば雑
音などの影響を受けてＡＤＲ２に変化したとすると。
図に示す様に、ＲＡＭ １２にはＡＤＲ２が２つ存在し
。
。
＾ＤＩ？ ０は存在しない。そこで、ＡＤＲＯは永久に
読み出せなくなり、 ＡＤＲ２が重複して読み出される
。
読み出せなくなり、 ＡＤＲ２が重複して読み出される
。
即ち、この回路ではアドレス値の異常を検出することが
できないと云う問題がある。
できないと云う問題がある。
尚、この様な異常状態を避ける方法として９通常考えら
れるのはパリティチエツク方式の採用であるが、完全に
異常アドレスを検出することは困難である。何故なら、
パリティチエツク方式では偶数／奇数の判断のため１検
出率が５０χであるから問題の解決にならない。
れるのはパリティチエツク方式の採用であるが、完全に
異常アドレスを検出することは困難である。何故なら、
パリティチエツク方式では偶数／奇数の判断のため１検
出率が５０χであるから問題の解決にならない。
第１図は本発明の原理ブロック図を示す。
図中、２は書き込みアドレスメモリ部分から出力される
全ての書き込みアドレスに対して、前回と今回の人力時
間差が設定時間以上の時に第１の制御信号を出力し、該
設定時間以下の時に第２の制御信号を出力する第１の異
常検出手段で、３は該第１の制御信号が印加された時は
人力した書き込みアドレスを該データメモリに出力する
が、該第２の制御信号が印加された時は該入力した書き
込みアドレスを該書き込みアドレスメモリ部分に返送す
るゲート手段である。
全ての書き込みアドレスに対して、前回と今回の人力時
間差が設定時間以上の時に第１の制御信号を出力し、該
設定時間以下の時に第２の制御信号を出力する第１の異
常検出手段で、３は該第１の制御信号が印加された時は
人力した書き込みアドレスを該データメモリに出力する
が、該第２の制御信号が印加された時は該入力した書き
込みアドレスを該書き込みアドレスメモリ部分に返送す
るゲート手段である。
また、４は読み出しアドレスメモリ部分から出力される
全ての読み出しアドレスに対して、前回と今回の入力時
間差が設定時間以上の時に第１の制御信号を出力し、該
設定時間以下の時に第２の制御信号を出力する第２の異
常検出手段で、５は該第１の制御信号が印加された時は
入力した読み出しアドレスを該データメモリに出力する
が、該第２の制御信号が印加された時は該入力した読み
出しアレスを該読み出しアドレスメモリ部分に返送する
ゲート手段である。
全ての読み出しアドレスに対して、前回と今回の入力時
間差が設定時間以上の時に第１の制御信号を出力し、該
設定時間以下の時に第２の制御信号を出力する第２の異
常検出手段で、５は該第１の制御信号が印加された時は
入力した読み出しアドレスを該データメモリに出力する
が、該第２の制御信号が印加された時は該入力した読み
出しアレスを該読み出しアドレスメモリ部分に返送する
ゲート手段である。
本発明は書き込みアドレスメモリ部分、読み出しアドレ
スメモリ部分から出力されたアドレスが再び同一のアド
レスメモリ部分から出力される迄には所定時間経過する
筈である。そこで、所定時間を用いて任意の時間を設定
（設定時間と云う）し、この設定時間の間は同じアドレ
スがデータメモリに出力されない様な構成にする。
スメモリ部分から出力されたアドレスが再び同一のアド
レスメモリ部分から出力される迄には所定時間経過する
筈である。そこで、所定時間を用いて任意の時間を設定
（設定時間と云う）し、この設定時間の間は同じアドレ
スがデータメモリに出力されない様な構成にする。
即ち、書き込みアドレスメモリ部分１１がら出力される
書き込みアドレスが第１の異常検出手段２とゲート手段
３に加えられる。
書き込みアドレスが第１の異常検出手段２とゲート手段
３に加えられる。
第１の異常検出手段は今回入力した書き込みアドレスが
前回入力した時から設定時間以上経過している時は第１
の制御信号でゲート手段が実線の状態になる様に駆動す
るので、この書き込みアドレスがデータメモリに加えら
れる。
前回入力した時から設定時間以上経過している時は第１
の制御信号でゲート手段が実線の状態になる様に駆動す
るので、この書き込みアドレスがデータメモリに加えら
れる。
しかし、設定時間以下の時は書き込みアドレスが異常と
判断して第２の制御信号でゲート手段が点線の状態にな
る様に駆動するので書き込みアドレスはデータメモリに
出力されず、書き込みアドレスメモリ部分に返送される
。
判断して第２の制御信号でゲート手段が点線の状態にな
る様に駆動するので書き込みアドレスはデータメモリに
出力されず、書き込みアドレスメモリ部分に返送される
。
尚、読み出しアドレスに対しても第２の異常検出手段４
．ゲート手段５は上記と同じ動作をする。
．ゲート手段５は上記と同じ動作をする。
これにより、アドレス値の異常を検出した時。
異常アドレスの出力を禁止できる。
第２図は本発明の実施例のブロック図を示す。
ここで、復号器２１．タイマ２２１． 入カ一部反転
ＡＮＤゲート２２２． ＯＲゲート２７は第１の異常検
出手段２の構成部分、ＡＮＤゲート３１．スイッチ３２
はゲート手段３の構成部分、復号器４１．タイマ４２１
゜入カ一部反転ＡＮＤゲート４２２． ＯＲゲート４７
は第２の異常検出手段４の構成部分、ＡＮＤゲート５１
．スイッチ５２はゲート手段５の構成部分を示す。
ＡＮＤゲート２２２． ＯＲゲート２７は第１の異常検
出手段２の構成部分、ＡＮＤゲート３１．スイッチ３２
はゲート手段３の構成部分、復号器４１．タイマ４２１
゜入カ一部反転ＡＮＤゲート４２２． ＯＲゲート４７
は第２の異常検出手段４の構成部分、ＡＮＤゲート５１
．スイッチ５２はゲート手段５の構成部分を示す。
以下１図の動作を説明する。
先ず、 ＦＩＦＯ１１にはＡＤＲＯ−ＡＤＲ４の書き込
みアドレスが格納されており、復号器（以下、 ＤＥＣ
と省略する）２１はＡＤＲＯ〜ＡＤＲ４が入力した時、
これらのアドレスを復号して対応する端子からＨレベル
を出力する様になっている。
みアドレスが格納されており、復号器（以下、 ＤＥＣ
と省略する）２１はＡＤＲＯ〜ＡＤＲ４が入力した時、
これらのアドレスを復号して対応する端子からＨレベル
を出力する様になっている。
また、タイマ２２１は非動作時はＬレベルを、動作時は
Ｈレベルをそれぞれ出力し、動作時間はＰＩＦＯｉｔか
ら出力された１例えばＡＤＲＯが読み出しアドレスとし
てＲＡＭ １２に格納され、更に書き込みアドレスとし
てＦＩＦＯ１１に戻って出力されるまでの時間を用いて
８例えば動作時間（請求の範囲の設定時間に対応する）
ｔを決める。
Ｈレベルをそれぞれ出力し、動作時間はＰＩＦＯｉｔか
ら出力された１例えばＡＤＲＯが読み出しアドレスとし
てＲＡＭ １２に格納され、更に書き込みアドレスとし
てＦＩＦＯ１１に戻って出力されるまでの時間を用いて
８例えば動作時間（請求の範囲の設定時間に対応する）
ｔを決める。
さて、正常な書き込みアドレスＡＤＲＯがＦＩＦＯから
出力されたとすると、このアドレスはＤＥＣ２１とＡＮ
Ｄゲート３１に加えられる。ＤＥＣ２１は端子０から。
出力されたとすると、このアドレスはＤＥＣ２１とＡＮ
Ｄゲート３１に加えられる。ＤＥＣ２１は端子０から。
例えば１１ レベルを出力するが、この１１ レベルは
オンになっている入カ一部反転ＡＮＤゲー）２２２ 、
ＯＲゲートを介してＡＮＤゲート３１をオンにするの
で、ＡＤＲＯがデータメモリ１３に加えられ、入力デー
タが０番地に書き込まれる。
オンになっている入カ一部反転ＡＮＤゲー）２２２ 、
ＯＲゲートを介してＡＮＤゲート３１をオンにするの
で、ＡＤＲＯがデータメモリ１３に加えられ、入力デー
タが０番地に書き込まれる。
これと同時に動作時間ｔのタイマ２２１が動作を開始し
、入カ一部反転ＡＮＤゲート２２２は時間ｔの間オフに
なる。また、ＡＤＨＯは読み出しアドレスとして実線の
状態にあるスイッチ５２を介してＲＡＭ１２に格納され
る。
、入カ一部反転ＡＮＤゲート２２２は時間ｔの間オフに
なる。また、ＡＤＨＯは読み出しアドレスとして実線の
状態にあるスイッチ５２を介してＲＡＭ１２に格納され
る。
一方、正常な読み出しアドレスＡＤＲ４がＲＡＭ １２
から送出されたとする。そこで、ＤＥＣ４１，タイマ４
６１、入カ一部反転ＡＮＤゲート４６２ 、 ＯＲゲー
ト４７は上記と同様な動作をしてＡＮＤゲート５１をオ
ンにするので、 ＡＤＲ４はデータメモリに加えられて
対応するデータが読み出される。
から送出されたとする。そこで、ＤＥＣ４１，タイマ４
６１、入カ一部反転ＡＮＤゲート４６２ 、 ＯＲゲー
ト４７は上記と同様な動作をしてＡＮＤゲート５１をオ
ンにするので、 ＡＤＲ４はデータメモリに加えられて
対応するデータが読み出される。
これと同時にタイマ４６１は動作状態になり、 ＡＤＨ
４は書き込みアドレスとしてスイッチ３２を介してＦＩ
ＦＯ１１に格納される。
４は書き込みアドレスとしてスイッチ３２を介してＦＩ
ＦＯ１１に格納される。
次に、上記の様にＲＡＭ １２から出力されたＡＤＲ４
が線路ＬＺ＋ スイッチ３２を通る間にミロＲＯに変化
してＰＩＦＯ１１に格納され、変化したＡＤＲＯが前回
の正常なＡＤＨＯの出力後１時間を以内に再び出力され
たとする。
が線路ＬＺ＋ スイッチ３２を通る間にミロＲＯに変化
してＰＩＦＯ１１に格納され、変化したＡＤＲＯが前回
の正常なＡＤＨＯの出力後１時間を以内に再び出力され
たとする。
ＤＥＣ２１は変化したＡＤＲＯをデコードして端子Ｏか
ら１１ レベルを入カ一部反転ＡＮＤゲート２２２に出
力するが、タイマ２２１が動作中の為にこのゲートはオ
フになっており、 ＯＲゲート２７からＬレベルが出力
される。
ら１１ レベルを入カ一部反転ＡＮＤゲート２２２に出
力するが、タイマ２２１が動作中の為にこのゲートはオ
フになっており、 ＯＲゲート２７からＬレベルが出力
される。
これにより、 ＤＥＣ２１からの出力はＡＮＤゲート３
１で阻止され、変化したＡＤＲＯはデータメモリ１３に
印加されない。また、スイッチ３２は点線の様になり変
化したＡＤＲがスイッチ３２を介してＦＩｒ’０１１に
返送され、格納される。
１で阻止され、変化したＡＤＲＯはデータメモリ１３に
印加されない。また、スイッチ３２は点線の様になり変
化したＡＤＲがスイッチ３２を介してＦＩｒ’０１１に
返送され、格納される。
尚、 ＡＮＤゲート５１でＡＤＨの通過阻止が発生した
場合には、そのＡＤＨは点線の様になったスイッチ５２
を介してＲＡＭ １２に返送され、格納される。
場合には、そのＡＤＨは点線の様になったスイッチ５２
を介してＲＡＭ １２に返送され、格納される。
即ち、アドレス値の異常を検出した時、異常アドレスの
出力を禁止できる。
出力を禁止できる。
以上詳細に説明した様に本発明によればアドレス値の異
常を検出した時、異常アドレスの出力を禁止できると云
う効果がある。
常を検出した時、異常アドレスの出力を禁止できると云
う効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のブロック図、第３図は従来例
のブロック部を示す。 図において、 ２は第１の異常検出手段、 ３．５はゲート手段、 ４は第２の異常検出手段、 １１は書き込みアドレスメモリ部分、 １２は読み出しアドレスメモリ部分、 １３はデータメモリを示す。 不全θ月の屑、デ里フ゛ロッフ 口 笛 １ 図
のブロック部を示す。 図において、 ２は第１の異常検出手段、 ３．５はゲート手段、 ４は第２の異常検出手段、 １１は書き込みアドレスメモリ部分、 １２は読み出しアドレスメモリ部分、 １３はデータメモリを示す。 不全θ月の屑、デ里フ゛ロッフ 口 笛 １ 図
Claims (1)
- 【特許請求の範囲】 書き込みアドレスが格納され、入力データをデータメモ
リ（１３）に書き込む際に出力される書き込みアドレス
メモリ部分（１１）と、読み出しアドレスが格納され、
該データメモリからデータを読みだす際に出力される読
み出しアドレスメモリ部分（１２）とを含むアドレス制
御回路において、 該書き込みアドレスメモリ部分から出力される全ての書
き込みアドレスに対して、前回と今回の入力時間差が設
定時間以上の時に第１の制御信号を出力し、該設定時間
以下の時に第２の制御信号を出力する第１の異常検出手
段（２）と、 該第１の制御信号が印加された時は入力した書き込みア
ドレスを該データメモリに出力するが、該第２の制御信
号が印加された時は該入力した書き込みアドレスを該書
き込みアドレスメモリ部分に返送するゲート手段（３）
と、 該読み出しアドレスメモリ部分から出力される全ての読
み出しアドレスに対して、前回と今回の入力時間差が設
定時間以上の時に第１の制御信号を出力し、該設定時間
以下の時に第２の制御信号を出力する第２の異常検出手
段（４）と、 該第１の制御信号が印加された時は入力した読み出しア
ドレスを該データメモリに出力するが、該第２の制御信
号が印加された時は該入力した読み出しアドレスを該読
み出しアドレスメモリ部分に返送するゲート手段（５）
とを設けたことを特徴とするアドレス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1095827A JPH02273847A (ja) | 1989-04-14 | 1989-04-14 | アドレス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1095827A JPH02273847A (ja) | 1989-04-14 | 1989-04-14 | アドレス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02273847A true JPH02273847A (ja) | 1990-11-08 |
Family
ID=14148236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1095827A Pending JPH02273847A (ja) | 1989-04-14 | 1989-04-14 | アドレス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02273847A (ja) |
-
1989
- 1989-04-14 JP JP1095827A patent/JPH02273847A/ja active Pending
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