JPH0421126A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマイクロプログラムにより制御が行なわわるデ
ータ処理装置に関する。

［従来の技＃］ 従来、この種のデータ処理装置においては処理性能の向
上を計るためにマイクロプログラムを構成するマイクロ
命令か１ステツプで実行される機能を多くし、並列処理
性を高めた、ビット構成の大きな所謂水平型マイクロ命
令化が顕著である。

特に基本演算命令なと使用頻度の高いものについては、
前述の水平型マイクロ命令化の特徴が最大限に活かせる
ようにハードウェアの構造も最適化されるので、マイク
ロプログラムのステップ数が極めて少なくなるように実
現されている。

［発明が解決しようとする課題］ 上述した従来のデータ処理装置は、使用頻度の高い基本
演算命令に対して水平型マイクロ命令化の特徴か最大限
に活かせるようにハードウェアの構造か最適化され、マ
イクロプログラムのステップ数が極めて少なくなるよう
に実現されているか、他の多くの命令、たとえば各種制
御命令や主記憶上でのデータハントリンクを繰返すよう
なリスト処理命令などではシーケンシャルな処理が多く
、このような機能に対して高度に水平化されたマイクロ
命令を使用しても１ステツプで実行する機能の並列度か
高くないのでマイクロ命令の未使用フィールドが多くな
り、マイクロプログラムが格納される制御記憶の容量が
増加する。これを解決する方法として、マイクロプログ
ラムで実現すると水平型マイクロ命令の並列処理の効果
をあまり発揮できない命令を、水平型マイクロ命令の並
列処理の効果が充分に発揮できる基本命令からなる命令
プログラムの実行により実現することが提案されている
か、ソフトウェアブロクラムから。

命令ブロクラムへ、またはこの逆への乗移りに際して生
しるオーバヘットロスが大きくなる。

以上述へたように従来のデータ処理装置はマイクロプロ
グラムが格納される制御記憶の容量が増加するという欠
点があり、またこれを解決するための命令プログラムの
実行方法をとる場合オーバヘットロスが大きいという欠
点かある。

本発明の目的は、マイクロプログラムが格納される制御
記憶の容量か増大せず、また、オーバヘットロスか増加
することのないデータ処理装置を提供することである。

［課題を解決するための手段］ 本発明のデータ処理装置は、 ソフトウェアブロクラムはマイクロプログラムて実現さ
れる第１群の命令と、第１群の命令により構成され、か
つ終りを指示する命令か第１群の命令に含まれている命
令ブロクラムにより実現される第２群の命令とにより構
成され、前記命令ブロクラムとともに主記憶に格納され
、 前記主記憶から実行に先行して読出された命令が格納さ
れる第１系統および第２系統の命令プリフェッチバッフ
ァと、 第１系統または第２系統の命令プリフェッチバッファか
ら取出された命令が格納されるレジスタと、 該レジスタに格納された命令が第１群の命令、第２群の
命令のいづれであるかを示す識別情報および前記命令ブ
ロクラムの終りを指示する命令であることを示す識別情
報が格納された命令解析メモリと、 該命令解析メモリより供給された識別情報か前記命令レ
ジスタに格納された命令が第２群の命令であることを示
したとき、前記命令レジスタにデータを格納する命令プ
リフェッチバッファを第２系統に切替え、前記命令ブロ
クラムの先行読出しを行って前記レジスタに格納された
命令ブロクラムを実行させ、前記識別情報が前記命令プ
ログラムの終りを指示する命令を示したとき、前記命令
プリフェッチバッファを第１系統に切替え、第１系統の
命令プリフェッチバッファに格納されている、第１群の
命令を直ちに前記命令レジスタに格納するとともに、第
１系統の命令プリフェッチバッファへの前記ソフトウェ
アプログラムの命令の先行読出しを行ない、前記レジス
タに格納された第１群の命令を前記マイクロプログラム
により実行させる命令プリフェッチ手段とを含む。

［作用］ 命令レジスタに格納された命令の識別情報が第２群の命
令であることを示したとき、命令プリフェッチバッファ
が第２系統に切替えられ、命令プログラムが読出されて
実行され、前記識別情報が命令プログラムの終りを指示
する命令であることを示したとき、前記命令プリフェッ
チバッファが第１系統に切替えられて、先に第２群の命
令であることが識別された命令に続く、第１群の命令が
直ちに命令レジスタに格納されて実行されるので、ソフ
トウェアプログラムから命令プログラムへの乗移りおよ
び命令プログラムからソフトウェアプログラムへの乗移
りが直ちに行われてオーバヘッドロスが発生しない。

［実施例］ 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明のデータ処理装置の一実施例のブロック
図、第２図は第１図のソフトウェアプログラム１２およ
び命令プログラム１１の実行の流れを示す図である。

このデータ処理装置は主記憶１と主記憶アクセス制御部
２と第１系統命令ブリフエツチバツフア３１と第２系統
命令プリフエツチバツフア３２と切替回路４と命令レジ
スタ５と命令プリフェッチ制御部６と命令解析メモリ７
とマイクロプログラム・シーケンスおよびデコーダ部８
と制御記憶９と演算処理部１０から構成されている。

主記憶１にはソフトウェアプログラム１２と命令プログ
ラム１１とが格納されている。ソフトウェアプログラム
１２は目的の処理を行なうブロク゛ラムで、第１群の命
令と第２群の命令とにより構成され、第１群の命令は後
述する制御記憶９に格納されたマイクロプログラムによ
り実現される。命令プログラム１１は、第１群の命令で
構成されソフトウェアプログラム１２中の第２群の命令
を実現する。ここで第１群の命令は水平型マイクロ命令
の並列処理の効果が十分に発揮できる基本命令であり、
一般にソフトウェアプログラムに使用される頻度が格段
に高い命令である。また、第２群の命令はマイクロプロ
グラムで実現しようとすると水平型マイクロ命令の効果
がそれほど発揮できない命令であり、むしろ垂直型のマ
イクロ命令に近い使い方になる命令である。主記憶アク
セス制御部２は主記憶１よりソフトプログラム１２およ
び命令プログラム１１の命令を信号線１０１を介して読
出す。第１系統命令ブリフエツチバツフア３１には主記
憶アクセス制御部２が主記憶１から読出したソフトウェ
アプログラム１２が信号線３０１を介して格納される。

第２系統命令プリフエツチバツフア３２には主記憶１か
ら読出された命令プログラム１１が信号線３０１を介し
て格納される。命令レジスタ５には、切替回路４に信号
線５０１を介して人力する第１系統命令ブリフエツチバ
ツフア３１のデータまたは、信号線５０２を介して人力
する第２系統プリフエツチバツフア３２のデータが切替
えられて信号線５０３を介して格納される。命令解析メ
モリ７には、第１群の命令、第２群の命令のいずれであ
るかを区別するための識別情報と命令プログラムの終り
を指示する命令を示す識別情報か格納されており、命令
レジスタ５の命令コード部か信号線７０１を介して供給
されると、当該する命令レジスタ５の命令が第１群、第
２群のいずれの命令であるがおよび命令プログラム１１
の終りを指示する命令であるかを示す識別情報を信号線
６０１を介して命令ブリフェッチ制御部６に、また、信
号線８０２を介してマイクロプログラムシーケンサおよ
びデコーダ部８に供給する。制御記憶９には第１群の命
令を実現するマイクロプログラムが格納されている。マ
イクロプログラムシーケンサおよびデコーダ部８は命令
解析メモリ部７より命令レジスタ５の命令が第１群の命
令である旨の識別情報を受けると信号線９０１により制
御記憶９にアドレスを供給し、信号線８０１を介してマ
イクロプログラムの命令を読出す。

命令ブリフェッチ制御部６はソフトウェアブロクラム１
２の命令の演算処理部１０での実行に先立って命令か実
際に実行されるときには既に命令レジスタ５に到着済み
であるように信号線２０１を介して主記憶アクセス制御
部２に命令読出しを指示して主記憶１より取出させ、第
１系統命令ブリフエツチバツフア３１に空きかある限り
信号線３０２を介して指令を出し続けて格納させる。

ここで、第１系統命令ブリフエツチバツフア３１のデー
タは、命令レジスタ５の命令が演算処理部１０で実行さ
れ不必要になると命令プリフェッチ制御部６の制御によ
り命令レジスタ５に格納される。命令ブリフェッチ制御
部６は、ソフトウェアブロクラム１２の命令の流れが第
２図に示すように進んで命令レジスタ５に格納された命
令かｄすなわち第２群の命令となり、命令解析メモリ７
から信号線６０１を介して第２群の命令であることを示
す識別情報が供給されると、次の処理を行なう。

（１）既に発行された命令読出指示に対して主記憶アク
セス制御部２から返されるデータは、第１系統命令ブリ
フエツチバツフア３１に空きかある限りここに格納する
。

（２）出現した第２群の命令（ここでは命令ｄ）を実現
する命令ブロクラム１１の先行読出指示（リクエスト）
を第２系統命令プリフエツチバツフア３２に空きがある
限り発行し、この先行読比指示に対して主記憶アクセス
制御部２から返されるデータを第２系統命令プリフエツ
チバツフア３２に格納する。

（３）切替え回路４を制御して、命令レジスタ５に第２
系統命令プリフエツチバツフア３２のデータを格納する
。

このようにして第２群命令ｄを実現する命令ブロクラム
１１の実行の流れ２００２か逐次的に実行されて、命令
レジスタ５の命令がＸ、すなわち第２群の命令を実現す
る命令ブロクラム１１の終りを指示する命令に到達する
。この命令は第１群の命令であるので制御部＋ｉ９に格
納されたマイクロプログラムにより実現されるのて、マ
イクロプログラム・シーケンサおよびデコーダ部８から
信号線６０２を介して命令ブロクラム１１の終りを指示
する識別情報が供給され、命令プリフェッチ制御部６て
はこの時以下の制御か行なわれる。

（１）既に発行された命令読出指示に対して主記憶アク
セス制御部２から返されるデータは、第２系統命令プリ
フエツチバツフア３２に空きがある限りここに格納する
。

（２）切替回路４を制御して、命令レジスタ５に第１系
統命令ブリフエツチバツフア３１のデータを直ちに格納
する。

（３）第１系統命令ブリフエツチバツフア３１に既に読
出されているデータに続いた元のソフトウェアブロクラ
ムの先行読出し指示（リクエスト）を第１系統命令ブリ
フエツチバツフア３１に空きかある限り発行し、この先
行読出指示に対して主記憶アクセス制御部２から返され
るデータはここに格納する。演算処理部１０はマイクロ
プログラムシーケンサおよびデコーダ部８より４８号線
１００２を介して受けたマイクロプログラムまたは命令
レジスタ５より信号線１００１を介して受けた命令プロ
グラム１１の命令を実行する。

本実施例のデータ処理装置では、ソフトウェアプログラ
ム１２の実行に際して、第２図に示した例の場合、ソフ
トウェアプログラム１２の実行の流れ２００１で命令ｄ
により命令プログラム１１の流れ２００２に移る際にオ
ーバヘッドロスが生じることがなく、また、第１系統命
令ブリフエツチバツフア３１には先にソフトウェアブロ
クラム１２の流れ２００１の命令ｄから命令ブロクラム
１１の流れ２００２に遷移した際に、既に第１群の命令
Ｅか格納されているか、あるいはその時点で既に発行し
た命令読出指示に対して主記憶アクセス制御部２から返
されるデータによって命令Ｅが格納されているので、命
令Ｘから命令Ｅに進む際に命令レジスタ５に命令Ｅを直
ちに格納することができて、オーバヘッドロスを生ずる
ことがない。

［発明の効果］ 以上説明したように本発明は、命令レジスタに格納され
た命令が第２群の命令であることを識別情報が示したと
き、命令プリフェッチバッファを第２系統に切替えて命
令プログラムを実行し、前記命令が命令プログラムの終
りを指示する命令であることを識別情報が示したとき、
命令プリフェッチバッファを第１系統に切替えて、第１
群の命令を直ちに命令レジスタに格納して実行すること
により、ソフトウェアプログラムから命令プログラムへ
の乗移りおよび命令プログラムからソフトウェアプログ
ラムへの乗移りが直ちに行われるので、マイクロプログ
ラムで実現すると水平型マイクロ命令の並列処理の効果
をあまり発揮できない命令を、水平型マイクロ命令の並
列処理の効果が充分に発揮できる基本命令からなる命令
プログラムの実行により実現する際にオーバヘットロス
を少なくして、高速化することができる効果がある。さ
らに、このようにオーバヘッドロスか少なくなることで
、性能要求の厳しい命令を命令プログラムで実現するこ
とが可能となり、命令プログラム方式のもつ特徴である
制御記憶の利用効率の改善ならびに制御記憶の容量の縮
小を推進することかできるという効果かあり、また、パ
イプライン処理等によりソフトウェア命令の並列処理を
行なうことかできるハードウェアでは、命令実行時間を
むしろ短縮することかできるという効果かある。

【図面の簡単な説明】

第１図は本発明のデータ処理装置の一実施例のブロック
図、第２図は第１図のソフトウェアプログラム１２およ
び命令プログラム１１の実行の流れを示す図である。 １・・・主記憶、　　　２・・・主記憶アクセス制御部
、３１・・・第１系統命令ブリフエツチバツフア、３２
・・・第１系統命令プリフエツチバツフア、４・・・切
替回路、　　５・・・命令レジスタ、６・・・命令ブリ
フェッチ制御部、 ７・・・命令解析メモリ、 ９・・・制御記憶、　　１０−・・演算処理部、２００
１・・・ソフトウェアプログラムの実行の流れ、２００
２−・・命令プログラムの実行の流わ、Ａ、Ｂ、Ｃ，Ｅ
、Ｆ、Ｇ、Ｐ、Ｑ、Ｒ，Ｓ、Ｘ　−・・第１群の命令、
ｄ・・・第２群の命令、

Claims (1)

1. 【特許請求の範囲】 １、制御記憶に格納されたマイクロプログラムにより制
   御されて主記憶に格納されたソフトウェアプログラムの
   演算処理が行なわれるデータ処理装置において、 前記ソフトウェアプログラムは前記マイクロプログラム
   で実現される第１群の命令と、第１群の命令により構成
   され、かつ終りを指示する命令が第１群の命令に含まれ
   ている命令プログラムにより実現される第２群の命令と
   により構成され、前記命令プログラムとともに前記主記
   憶に格納され、 前記主記憶から実行に先行して読出された命令が格納さ
   れる第１系統および第２系統の命令プリフェッチバッフ
   ァと、 第１系統または第２系統の命令プリフェッチバッファか
   ら取出された命令が格納されるレジスタと、 該レジスタに格納された命令が第１群の命令、第２群の
   命令のいづれであるかを示す識別情報および前記命令プ
   ログラムの終りを指示する命令であることを示す識別情
   報が格納された命令解析メモリと、 該命令解析メモリより供給された識別情報が前記命令レ
   ジスタに格納された命令が第２群の命令であることを示
   したとき、前記命令レジスタにデータを格納する命令プ
   リフェッチバッファを第２系統に切替え、前記命令プロ
   グラムの先行読出しを行って前記レジスタに格納された
   命令プログラムを実行させ、前記識別情報が前記命令プ
   ログラムの終りを指示する命令を示したとき、前記命令
   プリフェッチバッファを第１系統に切替え、第１系統の
   命令プリフェッチバッファに格納されている、前記第２
   群の命令であることが識別された命令に続く第１群の命
   令を直ちに前記命令レジスタに格納するとともに、第１
   系統の命令プリフェッチバッファへの前記ソフトウェア
   プログラムの命令の先行読出しを行ない、前記レジスタ
   に格納された第１群の命令を前記マイクロプログラムに
   より実行させる命令プリフェッチ手段とを含むことを特
   徴とするデータ処理装置。