JPH04211510A - 発振回路 - Google Patents
発振回路Info
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- JPH04211510A JPH04211510A JP3046281A JP4628191A JPH04211510A JP H04211510 A JPH04211510 A JP H04211510A JP 3046281 A JP3046281 A JP 3046281A JP 4628191 A JP4628191 A JP 4628191A JP H04211510 A JPH04211510 A JP H04211510A
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- JP
- Japan
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- nmos
- oscillation
- signal
- input
- switching
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 title claims abstract description 86
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は発振回路に関し、特に発
振動作と信号出力動作との切換機能を有する発振回路に
関する。
振動作と信号出力動作との切換機能を有する発振回路に
関する。
【０００２】
【従来の技術】図３は、発振回路の従来例を示す回路図
である。
である。
【０００３】以下の説明において簡単のため、Ｐ型ＭＯ
ＳトランジスタをＰＭＯＳ、Ｎ型ＭＯＳトランジスタを
ＮＭＯＳとする。この発振回路は、発振信号が入力され
る発振信号入力端子１０１と、発振信号が出力される発
振信号出力端子１０３と、切換信号が入力される切換信
号入力端子１１９と、発振信号入力端子１０１，発振信
号出力端子１０３にそれぞれ静電破壊保護回路（以下、
ＥＳＤ保護回路と称す）１０２，１０４と、発振信号入
力端子１０１から入力される発振信号がＥＳＤ保護回路
１０２を介して入力され、ＰＭＯＳ１０５，ＮＭＯＳ１
０６から成るインバータ２００と、そのインバータの出
力信号が入力され、前記切換信号によりオン／オフ制御
され、ＰＭＯＳ１０７，ＮＭＯＳ１０８から成るトラン
スミッションゲート２３０と、その出力信号が入力され
、インバータ２００に出力信号を出力し、前記切換信号
によりオン／オフ制御され、ＰＭＯＳ１１０，ＮＭＯＳ
１０９から成るトランスミッションゲート２４０と、切
換信号入力端子１１９から入力される切換信号が入力さ
れるインバータ１１４とトランスミッションゲート２３
０の出力信号が抵抗１１２を介して入力されるインバー
タ１１３と、発振信号入力端子１０１から入力される発
振信号がＥＳＤ保護回路１０２を介して入力されるイン
バータ２００と、インバータ１１３の出力信号の外部へ
の出力端子１１７と、インバータ１１１の出力信号の外
部への出力端子１１６と、外部のＶＤＤ電源端子１１５
と、外部のＶＳＳ電源端子１１８とから構成されている
。 ここで、ＰＭＯＳ１０５のソースおよびＰＭＯＳ１０５
，１０７，１１０のバックゲートはＶＤＤ電源端子１１
５に接続され、ＮＭＯＳ１０６のソースおよびＮＭＯＳ
１０６，１０８，１０９のバックゲートはＶＳＳ電源端
子１１８に接続されている。
ＳトランジスタをＰＭＯＳ、Ｎ型ＭＯＳトランジスタを
ＮＭＯＳとする。この発振回路は、発振信号が入力され
る発振信号入力端子１０１と、発振信号が出力される発
振信号出力端子１０３と、切換信号が入力される切換信
号入力端子１１９と、発振信号入力端子１０１，発振信
号出力端子１０３にそれぞれ静電破壊保護回路（以下、
ＥＳＤ保護回路と称す）１０２，１０４と、発振信号入
力端子１０１から入力される発振信号がＥＳＤ保護回路
１０２を介して入力され、ＰＭＯＳ１０５，ＮＭＯＳ１
０６から成るインバータ２００と、そのインバータの出
力信号が入力され、前記切換信号によりオン／オフ制御
され、ＰＭＯＳ１０７，ＮＭＯＳ１０８から成るトラン
スミッションゲート２３０と、その出力信号が入力され
、インバータ２００に出力信号を出力し、前記切換信号
によりオン／オフ制御され、ＰＭＯＳ１１０，ＮＭＯＳ
１０９から成るトランスミッションゲート２４０と、切
換信号入力端子１１９から入力される切換信号が入力さ
れるインバータ１１４とトランスミッションゲート２３
０の出力信号が抵抗１１２を介して入力されるインバー
タ１１３と、発振信号入力端子１０１から入力される発
振信号がＥＳＤ保護回路１０２を介して入力されるイン
バータ２００と、インバータ１１３の出力信号の外部へ
の出力端子１１７と、インバータ１１１の出力信号の外
部への出力端子１１６と、外部のＶＤＤ電源端子１１５
と、外部のＶＳＳ電源端子１１８とから構成されている
。 ここで、ＰＭＯＳ１０５のソースおよびＰＭＯＳ１０５
，１０７，１１０のバックゲートはＶＤＤ電源端子１１
５に接続され、ＮＭＯＳ１０６のソースおよびＮＭＯＳ
１０６，１０８，１０９のバックゲートはＶＳＳ電源端
子１１８に接続されている。
【０００４】次に、この発振回路の発振動作および信号
出力動作について説明する。
出力動作について説明する。
【０００５】
（１）発振動作
切換信号入力端子１１８から入力される切換信号を“１
”（電圧がＶＤＤ）とすると、ＮＭＯＳ１０８およびＮ
ＭＯＳ１０９のゲートには切換信号“１”が入力され、
ＰＭＯＳ１０７およびＰＭＯＳ１１０のゲートにはイン
バータ１１４で極性が反転された、切換信号“０”（電
圧がＶＳＳ）が入力されるため、２つのトランスミッシ
ョンゲート２３０，２４０はともに導通状態となる。 また、発振信号入力端子１０１，発振信号出力端子１０
３とＶＳＳ電源端子１１９間にそれぞれ不図示のコンデ
ンサが接続され、発振信号入力端子１０１と発振信号出
力端子１０３間に不図示の振動子が接続され、振動子で
決まる発振周波数で発振動作する。
”（電圧がＶＤＤ）とすると、ＮＭＯＳ１０８およびＮ
ＭＯＳ１０９のゲートには切換信号“１”が入力され、
ＰＭＯＳ１０７およびＰＭＯＳ１１０のゲートにはイン
バータ１１４で極性が反転された、切換信号“０”（電
圧がＶＳＳ）が入力されるため、２つのトランスミッシ
ョンゲート２３０，２４０はともに導通状態となる。 また、発振信号入力端子１０１，発振信号出力端子１０
３とＶＳＳ電源端子１１９間にそれぞれ不図示のコンデ
ンサが接続され、発振信号入力端子１０１と発振信号出
力端子１０３間に不図示の振動子が接続され、振動子で
決まる発振周波数で発振動作する。
【０００６】
（２）信号出力動作
切換信号入力端子１１８から入力される切換信号を“０
”とすると、上記（１）の場合と逆に、２つのトランス
ミッションゲート２３０，２４０は非導通状態となる。 このとき、前記コンデンサと前記振動子とが不図示のス
イッチで発振信号入力端子１０１と発振信号出力端子１
０３とから切離され、該２つの端子からそれぞれ信号が
入力されると、発振信号入力端子１０１から入力される
信号はインバータ１１１で極性反転された後出力端子１
１６から出力される。また、発振信号出力端子１０３か
ら入力される信号も、ＥＳＤ保護回路１０４，抵抗１１
２を介してインバータ１１３に入力され、その極性が反
転されて出力端子１１７から出力される。以下、このよ
うな動作を信号出力動作と称する。
”とすると、上記（１）の場合と逆に、２つのトランス
ミッションゲート２３０，２４０は非導通状態となる。 このとき、前記コンデンサと前記振動子とが不図示のス
イッチで発振信号入力端子１０１と発振信号出力端子１
０３とから切離され、該２つの端子からそれぞれ信号が
入力されると、発振信号入力端子１０１から入力される
信号はインバータ１１１で極性反転された後出力端子１
１６から出力される。また、発振信号出力端子１０３か
ら入力される信号も、ＥＳＤ保護回路１０４，抵抗１１
２を介してインバータ１１３に入力され、その極性が反
転されて出力端子１１７から出力される。以下、このよ
うな動作を信号出力動作と称する。
【０００７】このように、この発振回路は発振動作と信
号出力動作との切換機能を有する。
号出力動作との切換機能を有する。
【０００８】
【発明が解決しようとする課題】上述した従来の発振回
路は、ＶＤＤ電源端子１１５から入力される電源電圧（
以下、ＶＤＤと称す）が低くなると、トランスミッショ
ンゲート２３０，２４０を構成するＰＭＯＳ１０７，１
１０、およびＮＭＯＳ１０８，１０９のしきい値電圧Ｖ
ＴＨを越られなくなるので、トランスミッションゲート
２３０，２４０が動作しなくなって、発振動作，信号出
力動作の切換が行えなくなり、さらに電源電圧が低下（
しきい値電圧ＶＴＨ×２＝１．５Ｖ程度）となると、イ
ンバータ２００が動作しないという欠点がある。
路は、ＶＤＤ電源端子１１５から入力される電源電圧（
以下、ＶＤＤと称す）が低くなると、トランスミッショ
ンゲート２３０，２４０を構成するＰＭＯＳ１０７，１
１０、およびＮＭＯＳ１０８，１０９のしきい値電圧Ｖ
ＴＨを越られなくなるので、トランスミッションゲート
２３０，２４０が動作しなくなって、発振動作，信号出
力動作の切換が行えなくなり、さらに電源電圧が低下（
しきい値電圧ＶＴＨ×２＝１．５Ｖ程度）となると、イ
ンバータ２００が動作しないという欠点がある。
【０００９】本発明の目的は、ＶＤＤが低電圧になって
も発振動作，信号出力動作の切換が安定に行える発振回
路を提供することにある。
も発振動作，信号出力動作の切換が安定に行える発振回
路を提供することにある。
【００１０】
【課題を解決するための手段】本発明の発振回路は、発
振信号が入力される発振信号入力端子と、発振信号が出
力される発振信号出力端子と、切換信号が入力される切
換信号入力端子と、第１，第２の電源端子と、第１のＰ
ＭＯＳ、第１のＮＭＯＳ、第２のＮＭＯＳの順に直列に
接続され、第１のＮＭＯＳのゲートに前記発振信号が入
力され、第１のＰＭＯＳと第２のＮＭＯＳに切換信号が
入力されて成るインバータと該インバータの入出力間に
互いに直列に接続された２個の抵抗と、ドレインが該２
個の抵抗の接続点に、ソース，バックゲートが第１また
は第２の電源端子に、ゲートが前記切換信号で制御され
ているＰＭＯＳまたはＮＭＯＳのスイッチングトランジ
スタを有する。
振信号が入力される発振信号入力端子と、発振信号が出
力される発振信号出力端子と、切換信号が入力される切
換信号入力端子と、第１，第２の電源端子と、第１のＰ
ＭＯＳ、第１のＮＭＯＳ、第２のＮＭＯＳの順に直列に
接続され、第１のＮＭＯＳのゲートに前記発振信号が入
力され、第１のＰＭＯＳと第２のＮＭＯＳに切換信号が
入力されて成るインバータと該インバータの入出力間に
互いに直列に接続された２個の抵抗と、ドレインが該２
個の抵抗の接続点に、ソース，バックゲートが第１また
は第２の電源端子に、ゲートが前記切換信号で制御され
ているＰＭＯＳまたはＮＭＯＳのスイッチングトランジ
スタを有する。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は本発明の発振回路の第１の実施例を
示す回路図である。
示す回路図である。
【００１３】この発振回路は、発振信号が入力される発
振信号入力端子１と、発振信号が出力される発振信号出
力端子３と、切換信号が入力される切換信号入力端子１
４と、ＶＤＤ電源端子１７と、ＶＳＳ電源端子２０と、
前記切換信号が入力されるインバータ９と、発振信号入
力端子１，発振信号出力端子３にそれぞれ接続されたＥ
ＳＤ保護回路２，４と、第１のＰＭＯＳ１１，第４のＮ
ＭＯＳ１２，第２のＮＭＯＳ１３の順に直列に接続され
、第１のＮＭＯＳ１２のゲートに前記発振信号が入力さ
れ、第１のＰＭＯＳ１１のゲートにＮＭＯＳ１０で極性
が反転された前記切換信号が入力され、第２のＮＭＯＳ
１３のゲートに前記切換信号が入力され、第１のＰＭＯ
Ｓ１１のソース，バックゲートがＶＤＤ電源端子１７に
接続され、第１のＮＭＯＳ１２のソースおよび第２のＮ
ＭＯＳ１３のソース，バックゲートがＶＳＳ電源端子２
０に接続されて成るインバータ２００と、インバータ２
００の入出力間に互いに直列に接続された２個の抵抗５
，６と、ドレインが抵抗５，６の接続点に、ソース，バ
ックゲートがＶＳＳ電源端子２０に、ゲートがインバー
タ９を介して第２のＮＭＯＳのゲートにそれぞれ接続さ
れたスイッチング用ＮＭＯＳ８と、インバータ２００の
出力信号が抵抗１５を介して入力されるインバータ１６
と、インバータ１６の出力信号の外部への出力端子１９
と、前記発振信号がＥＳＤ保護回路２を介して入力され
るインバータ７と、インバータ７の出力信号の外部への
出力端子１８とから構成されている。
振信号入力端子１と、発振信号が出力される発振信号出
力端子３と、切換信号が入力される切換信号入力端子１
４と、ＶＤＤ電源端子１７と、ＶＳＳ電源端子２０と、
前記切換信号が入力されるインバータ９と、発振信号入
力端子１，発振信号出力端子３にそれぞれ接続されたＥ
ＳＤ保護回路２，４と、第１のＰＭＯＳ１１，第４のＮ
ＭＯＳ１２，第２のＮＭＯＳ１３の順に直列に接続され
、第１のＮＭＯＳ１２のゲートに前記発振信号が入力さ
れ、第１のＰＭＯＳ１１のゲートにＮＭＯＳ１０で極性
が反転された前記切換信号が入力され、第２のＮＭＯＳ
１３のゲートに前記切換信号が入力され、第１のＰＭＯ
Ｓ１１のソース，バックゲートがＶＤＤ電源端子１７に
接続され、第１のＮＭＯＳ１２のソースおよび第２のＮ
ＭＯＳ１３のソース，バックゲートがＶＳＳ電源端子２
０に接続されて成るインバータ２００と、インバータ２
００の入出力間に互いに直列に接続された２個の抵抗５
，６と、ドレインが抵抗５，６の接続点に、ソース，バ
ックゲートがＶＳＳ電源端子２０に、ゲートがインバー
タ９を介して第２のＮＭＯＳのゲートにそれぞれ接続さ
れたスイッチング用ＮＭＯＳ８と、インバータ２００の
出力信号が抵抗１５を介して入力されるインバータ１６
と、インバータ１６の出力信号の外部への出力端子１９
と、前記発振信号がＥＳＤ保護回路２を介して入力され
るインバータ７と、インバータ７の出力信号の外部への
出力端子１８とから構成されている。
【００１４】次に、この発振回路の発振動作および信号
出力動作について説明する。
出力動作について説明する。
【００１５】
（１）発振動作
切換信号入力端子１４から入力される切換信号を“１”
（電圧がＶＤＤ）とすると、第２のＮＭＯＳ１３，第１
のＰＭＯＳ１１はともに導通状態となる。また、スイッ
チング用ＮＭＯＳ８のゲートには、インバータ９から前
記反転された切換信号“０”が入力されるため、スイッ
チング用ＮＭＯＳ８は非導通となる。したがって、第３
図に示した従来例と同様に、発振信号入力端子１，発振
信号出力端子３とＶＳＳ電源端子２０間にそれぞれ不図
示のコンデンサが接続され、発振信号入力端子１と発振
信号出力端子３の間に不図示の振動子が接続されること
により、振動子で決まる発振周波数により発振動作する
。
（電圧がＶＤＤ）とすると、第２のＮＭＯＳ１３，第１
のＰＭＯＳ１１はともに導通状態となる。また、スイッ
チング用ＮＭＯＳ８のゲートには、インバータ９から前
記反転された切換信号“０”が入力されるため、スイッ
チング用ＮＭＯＳ８は非導通となる。したがって、第３
図に示した従来例と同様に、発振信号入力端子１，発振
信号出力端子３とＶＳＳ電源端子２０間にそれぞれ不図
示のコンデンサが接続され、発振信号入力端子１と発振
信号出力端子３の間に不図示の振動子が接続されること
により、振動子で決まる発振周波数により発振動作する
。
【００１６】
（２）信号出力動作
切換信号入力端子１４から入力される切換信号を“０”
とすると、上記（１）の場合と逆に第２のＮＭＯＳ１３
と第１のＰＭＯＳ１１はともに非導通状態となるため、
インバータ２００は動作しなくなる。また、スイッチン
グ用ＮＭＯＳ８は導通状態となる。したがって、スイッ
チング用ＮＭＯＳ８で発振信号入力端子１と発振信号出
力端子３が切離され、該２つの端子からそれぞれ信号が
入力されると、発振信号入力端子１から入力される信号
はインバータ７で反転された後、出力端子１８から外部
に出力される。また、発振信号出力端子３から入力され
る信号もインバータ１６で反転された後、出力端子１９
から外部に出力される。このとき、発振信号入力端子２
から入力された信号は、抵抗５とスイッチング用ＮＭＯ
Ｓ８のオン抵抗により減衰するため、該信号が発振信号
出力端子３にもれることを防いでいる。また、発振信号
出力端子３から入力された信号も、抵抗６とスイッチン
グ用ＮＭＯＳ６のオン抵抗により減衰するため、該信号
が発振信号入力端子１にもれるのを防いでいる。このよ
うに、この発振回路は発振動作と信号出力動作との切換
機能を有する。この発振回路は、インバータ２００を構
成する第１のＰＭＯＳ１１と第２のＮＭＯＳ１３のサイ
ズをそのオン抵抗値が小さくなるように設定しておくこ
とにより、ＶＤＤ電源が低くなっても、第１のＮＭＯＳ
１２のドレイン、ソース電位はほぼＶＤＤ，ＶＳＳにな
るため、バックゲート効果を低減できるので、ＶＤＤ−
ＶＳＳがしきい値電圧ＶＴＨＮ ＋０．３Ｖ（通常１Ｖ
程度）で発振回路が正常動作する。
とすると、上記（１）の場合と逆に第２のＮＭＯＳ１３
と第１のＰＭＯＳ１１はともに非導通状態となるため、
インバータ２００は動作しなくなる。また、スイッチン
グ用ＮＭＯＳ８は導通状態となる。したがって、スイッ
チング用ＮＭＯＳ８で発振信号入力端子１と発振信号出
力端子３が切離され、該２つの端子からそれぞれ信号が
入力されると、発振信号入力端子１から入力される信号
はインバータ７で反転された後、出力端子１８から外部
に出力される。また、発振信号出力端子３から入力され
る信号もインバータ１６で反転された後、出力端子１９
から外部に出力される。このとき、発振信号入力端子２
から入力された信号は、抵抗５とスイッチング用ＮＭＯ
Ｓ８のオン抵抗により減衰するため、該信号が発振信号
出力端子３にもれることを防いでいる。また、発振信号
出力端子３から入力された信号も、抵抗６とスイッチン
グ用ＮＭＯＳ６のオン抵抗により減衰するため、該信号
が発振信号入力端子１にもれるのを防いでいる。このよ
うに、この発振回路は発振動作と信号出力動作との切換
機能を有する。この発振回路は、インバータ２００を構
成する第１のＰＭＯＳ１１と第２のＮＭＯＳ１３のサイ
ズをそのオン抵抗値が小さくなるように設定しておくこ
とにより、ＶＤＤ電源が低くなっても、第１のＮＭＯＳ
１２のドレイン、ソース電位はほぼＶＤＤ，ＶＳＳにな
るため、バックゲート効果を低減できるので、ＶＤＤ−
ＶＳＳがしきい値電圧ＶＴＨＮ ＋０．３Ｖ（通常１Ｖ
程度）で発振回路が正常動作する。
【００１７】図２は本発明の発振回路の第２の実施例を
示す回路図である。図１の発振回路では、スイッチング
用ＭＯＳとしてＮＭＯＳが用いられた（スイッチング用
ＰＭＯＳ８）が、第２の実施例の発振回路ではＰＭＯＳ
が用いられている（スイッチング用ＰＭＯＳ５８）ので
、スイッチング用ＰＭＯＳ５８のゲートには、切換信号
入力端子６９から入力される切換信号が直接入力されて
、スイッチング用ＰＭＯＳ５８のソース，バックゲート
はＶＤＤ電源端子６４に接続されている。
示す回路図である。図１の発振回路では、スイッチング
用ＭＯＳとしてＮＭＯＳが用いられた（スイッチング用
ＰＭＯＳ８）が、第２の実施例の発振回路ではＰＭＯＳ
が用いられている（スイッチング用ＰＭＯＳ５８）ので
、スイッチング用ＰＭＯＳ５８のゲートには、切換信号
入力端子６９から入力される切換信号が直接入力されて
、スイッチング用ＰＭＯＳ５８のソース，バックゲート
はＶＤＤ電源端子６４に接続されている。
【００１８】したがって、発振動作と信号出力動作は第
１の実施例と同様であることが容易に理解出来る。
１の実施例と同様であることが容易に理解出来る。
【００１９】
【発明の効果】以上説明したように本発明は、インバー
タの導通，非導通を切換信号で切換えて、発振回路の発
振動作および信号出力動作を切換えることにより、ＶＤ
Ｄが低電圧になっても安定に両動作の切換えが行えると
いう効果がある。
タの導通，非導通を切換信号で切換えて、発振回路の発
振動作および信号出力動作を切換えることにより、ＶＤ
Ｄが低電圧になっても安定に両動作の切換えが行えると
いう効果がある。
【図１】本発明の発振回路の第１の実施例を示す回路図
である。
である。
【図２】本発明の発振回路の第２の実施例を示す回路図
である。
である。
【図３】発振回路の従来例を示す回路図である。
Claims (1)
- 【請求項１】 発振信号が入力される発振信号入力端
子と、発振信号が出力される発振信号出力端子と、切換
信号が入力される切換信号入力端子と、第１，第２の電
源端子と、第１のＰＭＯＳ、第１のＮＭＯＳ、第２のＮ
ＭＯＳの順に直列に接続され、第１のＮＭＯＳのゲート
に前記発振信号が入力され、第１のＰＭＯＳ，第２のＮ
ＭＯＳの両方のゲートに前記切換信号が入力され、第１
のＰＭＯＳのソース，バックゲートが第１の電源端子に
接続され、第１のＮＭＯＳのバックゲートおよび第２の
ＮＭＯＳのソース，バックゲートが第２の電源端子に接
続して成る反転回路と、該反転回路の入出力間に互いに
直列に接続された２個の抵抗と、ドレインが該２個の抵
抗の接続点に、ゲートがインバータを介して前記切換信
号入力端子に接続されたスイッチング用ＮＭＯＳまたは
、ソース，バックゲートが第１の電源端子に、ゲートが
前記切換信号入力端子に接続されたスイッチング用ＰＭ
ＯＳを有する発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3046281A JPH04211510A (ja) | 1990-03-30 | 1991-03-12 | 発振回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8400790 | 1990-03-30 | ||
| JP2-84007 | 1990-03-30 | ||
| JP3046281A JPH04211510A (ja) | 1990-03-30 | 1991-03-12 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04211510A true JPH04211510A (ja) | 1992-08-03 |
Family
ID=26386388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3046281A Pending JPH04211510A (ja) | 1990-03-30 | 1991-03-12 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04211510A (ja) |
-
1991
- 1991-03-12 JP JP3046281A patent/JPH04211510A/ja active Pending
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