JPH04211843A - マイクロプロセッサ装置 - Google Patents
マイクロプロセッサ装置Info
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- JPH04211843A JPH04211843A JP3043504A JP4350491A JPH04211843A JP H04211843 A JPH04211843 A JP H04211843A JP 3043504 A JP3043504 A JP 3043504A JP 4350491 A JP4350491 A JP 4350491A JP H04211843 A JPH04211843 A JP H04211843A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサの
動作監視に関するものである。
動作監視に関するものである。
【０００２】
【従来の技術】マイクロプロセッサを組入れた装置には
、そのマイクロプロセッサの動作を監視して故障を検出
するとリセットさせる監視すなわちモニタ回路を具える
ものが多い。このような回路は、一般に監視者回路（ｗ
ａｔｃｈｄｏｇｃｉｒｃｕｉｔ）と呼ばれている。公知
の監視者回路は、カウンタ又は再トリガ可能の単安定回
路の形のタイマー回路を有し、このタイマー回路が所定
時間経過してもリセットされなかった場合、このタイマ
ー回路がマイクロプロセッサをリセットしている。この
タイマー回路をリセットする命令として作用する監視者
指令は、マイクロプロセッサによって実行されるプログ
ラム内に組込まれている。このリセット命令は周期的に
発せられ、マイクロプロセッサが正しく動作していると
きには、タイマー回路を所定時間経過前に常にリセット
してタイマー回路がマイクロプロセッサをリセットしな
いようにしている。逆に、故障が発生すると、タイマー
回路はリセットされず、マイクロプロセッサがリセット
されるようになっている。
、そのマイクロプロセッサの動作を監視して故障を検出
するとリセットさせる監視すなわちモニタ回路を具える
ものが多い。このような回路は、一般に監視者回路（ｗ
ａｔｃｈｄｏｇｃｉｒｃｕｉｔ）と呼ばれている。公知
の監視者回路は、カウンタ又は再トリガ可能の単安定回
路の形のタイマー回路を有し、このタイマー回路が所定
時間経過してもリセットされなかった場合、このタイマ
ー回路がマイクロプロセッサをリセットしている。この
タイマー回路をリセットする命令として作用する監視者
指令は、マイクロプロセッサによって実行されるプログ
ラム内に組込まれている。このリセット命令は周期的に
発せられ、マイクロプロセッサが正しく動作していると
きには、タイマー回路を所定時間経過前に常にリセット
してタイマー回路がマイクロプロセッサをリセットしな
いようにしている。逆に、故障が発生すると、タイマー
回路はリセットされず、マイクロプロセッサがリセット
されるようになっている。
【０００３】公知の監視者回路は、マイクロプロセッサ
に組込まれたプログラムの実行が停止されたり、或いは
監視者指令（タイマー回路リセット命令）を含むプログ
ラムの一部が実行されなかったりしても、正しく動作す
るであろうが、通常発生する幾つかの故障を判別できな
いという欠点がある。具体的にいえば、プログラムの他
の異なる部分の一連の動作が正しくなかったり、又は監
視者指令を含む部分以外のプログラム部分が実行されな
かったりすることによって生じる不良動作を判別しない
（したがって、マイクロプロセッサをリセットしてそれ
を直さない）のである。これら両タイプの不良動作は、
例えば、マイクロプロセッサのスタック（後入れ先出し
メモリ）（これは、サブルーチンのアドレスを保持して
いる。）が損われた場合に起こりうる。
に組込まれたプログラムの実行が停止されたり、或いは
監視者指令（タイマー回路リセット命令）を含むプログ
ラムの一部が実行されなかったりしても、正しく動作す
るであろうが、通常発生する幾つかの故障を判別できな
いという欠点がある。具体的にいえば、プログラムの他
の異なる部分の一連の動作が正しくなかったり、又は監
視者指令を含む部分以外のプログラム部分が実行されな
かったりすることによって生じる不良動作を判別しない
（したがって、マイクロプロセッサをリセットしてそれ
を直さない）のである。これら両タイプの不良動作は、
例えば、マイクロプロセッサのスタック（後入れ先出し
メモリ）（これは、サブルーチンのアドレスを保持して
いる。）が損われた場合に起こりうる。
【０００４】
【発明が解決しようとする課題】本発明の課題は、上述
のような欠点のないマイクロプロセッサ装置を提供する
ことである。
のような欠点のないマイクロプロセッサ装置を提供する
ことである。
【０００５】
【課題を解決するための手段及び作用】本発明によるマ
イクロプロセッサ装置は、互いに異なり、プログラム実
行中に全部が実行されるべき複数の監視者指令を含むプ
ログラムを実行するマイクロプロセッサと、このマイク
ロプロセッサに接続され、所定順序以外の順序で監視者
指令が実行されるとマイクロプロセッサをリセットさせ
る監視手段とを有する。
イクロプロセッサ装置は、互いに異なり、プログラム実
行中に全部が実行されるべき複数の監視者指令を含むプ
ログラムを実行するマイクロプロセッサと、このマイク
ロプロセッサに接続され、所定順序以外の順序で監視者
指令が実行されるとマイクロプロセッサをリセットさせ
る監視手段とを有する。
【０００６】このような装置は、プログラムの監視者指
令が入っている各部分が間違った順序で実行されたり、
或いはかような部分のどれかが実行されなかったりした
とき、マイクロプロセッサを確実にリセットさせる。
令が入っている各部分が間違った順序で実行されたり、
或いはかような部分のどれかが実行されなかったりした
とき、マイクロプロセッサを確実にリセットさせる。
【０００７】本発明の好適な実施例では、監視手段は、
マイクロプロセッサに接続され複数の出力線をもつ監視
者指令デコーダ手段を有し、この監視者指令デコーダ手
段は、各監視者指令の実行に応動して上記出力線のそれ
ぞれ１つを能動化させることにより、マイクロプロセッ
サが正しく動作しているとき、これら出力線を所定の順
序で能動化させる。監視手段はまた、これら出力線に接
続され、該出力線が上記所定順序以外の順序で能動化さ
れるとマイクロプロセッサをリセットさせる監視者回路
を有する。このような装置によれば、監視者指令が所定
順序以外の順序で実行されているかどうかを、もしそう
であれば、出力線も所定以外の順序で能動化されるので
、簡単に決定できる利点がある。すなわち、監視者回路
は、例えば、上記出力線が所定以外の順序で能動化され
ていることを検出すると、リセット命令をマイクロプロ
セッサのリセット入力に加える論理手段を含む。
マイクロプロセッサに接続され複数の出力線をもつ監視
者指令デコーダ手段を有し、この監視者指令デコーダ手
段は、各監視者指令の実行に応動して上記出力線のそれ
ぞれ１つを能動化させることにより、マイクロプロセッ
サが正しく動作しているとき、これら出力線を所定の順
序で能動化させる。監視手段はまた、これら出力線に接
続され、該出力線が上記所定順序以外の順序で能動化さ
れるとマイクロプロセッサをリセットさせる監視者回路
を有する。このような装置によれば、監視者指令が所定
順序以外の順序で実行されているかどうかを、もしそう
であれば、出力線も所定以外の順序で能動化されるので
、簡単に決定できる利点がある。すなわち、監視者回路
は、例えば、上記出力線が所定以外の順序で能動化され
ていることを検出すると、リセット命令をマイクロプロ
セッサのリセット入力に加える論理手段を含む。
【０００８】この好適な実施例では、監視者回路は、タ
イマー回路のリセット後予め設定した時間を過ぎると、
マイクロプロセッサのリセット入力にリセット命令を加
えるタイマー回路を有し、このタイマー回路に、１つの
出力線が所定順序で能動化される度にタイマー回路をリ
セットする上記の論理手段を接続する。この構成による
と、監視者指令が全く出力されないとき、これは例えば
マイクロプロセッサがプログラムを実行しないときに起
こるが、監視者回路が確実にマイクロプロセッサをリセ
ットする利点がある。タイマー回路には、クロック信号
を受けるクロック入力をもち、全カウントを終了すると
リセット命令を発するカウンタを設けると好都合である
。
イマー回路のリセット後予め設定した時間を過ぎると、
マイクロプロセッサのリセット入力にリセット命令を加
えるタイマー回路を有し、このタイマー回路に、１つの
出力線が所定順序で能動化される度にタイマー回路をリ
セットする上記の論理手段を接続する。この構成による
と、監視者指令が全く出力されないとき、これは例えば
マイクロプロセッサがプログラムを実行しないときに起
こるが、監視者回路が確実にマイクロプロセッサをリセ
ットする利点がある。タイマー回路には、クロック信号
を受けるクロック入力をもち、全カウントを終了すると
リセット命令を発するカウンタを設けると好都合である
。
【０００９】好適実施例の論理手段は、出力線数と同数
の段をもち、最初の監視者指令が実行されると上記出力
線が能動化されるべき態様と対応するパターンがロード
され（入れられ）る循環シフトレジスタと、各々が出力
線の１つにそれぞれ接続された第１の入力、及び上記シ
フトレジスタの各段にそれぞれ接続された第２の入力を
もつ複数のアンド機能回路と、これらのアンド機能回路
の各出力にそれぞれ接続された複数の入力をもつオアゲ
ート機能回路と、監視者指令が実行される度に上記シフ
トレジスタの内容を１つずつ進める手段とを有する。こ
のように構成すると、論理手段の構成を簡単にすること
ができる。
の段をもち、最初の監視者指令が実行されると上記出力
線が能動化されるべき態様と対応するパターンがロード
され（入れられ）る循環シフトレジスタと、各々が出力
線の１つにそれぞれ接続された第１の入力、及び上記シ
フトレジスタの各段にそれぞれ接続された第２の入力を
もつ複数のアンド機能回路と、これらのアンド機能回路
の各出力にそれぞれ接続された複数の入力をもつオアゲ
ート機能回路と、監視者指令が実行される度に上記シフ
トレジスタの内容を１つずつ進める手段とを有する。こ
のように構成すると、論理手段の構成を簡単にすること
ができる。
【００１０】監視者指令は、プログラムの異なるレベル
に入れるのがよい（図２参照）。例えば、少なくとも１
つの監視者指令をプログラムの主ループに入れ、少なく
とも１つの監視者指令を主ループ実行中絶対に必要なサ
ブルーチンに入れる。このように構成すると、サブルー
チン不実行の判別を助けるだけでなく、プログラムを問
題のサブルーチンから誤って主ループ又は他のサブルー
チンに飛んで戻らせるようなマイクロプロセッサのスタ
ック（サブルーチンに対する戻りアドレスを保持する。 ）における故障の判別をも助ける利点がある。
に入れるのがよい（図２参照）。例えば、少なくとも１
つの監視者指令をプログラムの主ループに入れ、少なく
とも１つの監視者指令を主ループ実行中絶対に必要なサ
ブルーチンに入れる。このように構成すると、サブルー
チン不実行の判別を助けるだけでなく、プログラムを問
題のサブルーチンから誤って主ループ又は他のサブルー
チンに飛んで戻らせるようなマイクロプロセッサのスタ
ック（サブルーチンに対する戻りアドレスを保持する。 ）における故障の判別をも助ける利点がある。
【００１１】
【実施例】以下、図面により本発明を具体的に説明する
。図１は、本発明の実施例を示すブロック図である。 図２は、図１の装置のマイクロプロセッサにより実行さ
れるプログラムの流れ図である。
。図１は、本発明の実施例を示すブロック図である。 図２は、図１の装置のマイクロプロセッサにより実行さ
れるプログラムの流れ図である。
【００１２】図１に示すマイクロプロセッサ装置は、マ
イクロプロセッサ１０と、それぞれマイクロプロセッサ
１０に接続されたデータバス１２及びアドレスバス１４
と、入力がアドレスバス１４に接続され４本のアドレス
復号化出力線Ｌ１，Ｌ２，Ｌ３，Ｌ４をもつアドレスデ
コーダ１６と、該出力線Ｌ１〜Ｌ４及びマイクロプロセ
ッサ１０のリセット入力ＲＳに接続された監視者回路２
２とを有する。
イクロプロセッサ１０と、それぞれマイクロプロセッサ
１０に接続されたデータバス１２及びアドレスバス１４
と、入力がアドレスバス１４に接続され４本のアドレス
復号化出力線Ｌ１，Ｌ２，Ｌ３，Ｌ４をもつアドレスデ
コーダ１６と、該出力線Ｌ１〜Ｌ４及びマイクロプロセ
ッサ１０のリセット入力ＲＳに接続された監視者回路２
２とを有する。
【００１３】監視者回路２２は、カウンタ２６と論理手
段とを有し、論理手段は、シフトレジスタ２８と、４つ
の２入力アンドゲート３０．１，３０．２，３０．３及
び３０．４と、２つの４入力オアゲート３２及び３４と
、２つのインバータ３６及び３８と、他の２入力アンド
ゲート４０と、２入力オアゲート４２とより成る。
段とを有し、論理手段は、シフトレジスタ２８と、４つ
の２入力アンドゲート３０．１，３０．２，３０．３及
び３０．４と、２つの４入力オアゲート３２及び３４と
、２つのインバータ３６及び３８と、他の２入力アンド
ゲート４０と、２入力オアゲート４２とより成る。
【００１４】ここで、図１は、分り易くするため正論理
形で、すなわち、信号が高レベル（論理レベル「１」）
にあるとき能動であるという約束に従って描いてある。 （これは、負論理形（低レベルすなわち論理レベル「０
」にあるとき能動）でマイクロプロセッサ回路を表わす
一般の取決めと反対である。）
形で、すなわち、信号が高レベル（論理レベル「１」）
にあるとき能動であるという約束に従って描いてある。 （これは、負論理形（低レベルすなわち論理レベル「０
」にあるとき能動）でマイクロプロセッサ回路を表わす
一般の取決めと反対である。）
【００１５】シフトレジスタ２８は、４段のシフトレジ
スタで、各々が入力Ｄ及び出力Ｑをもち図示のように直
列に接続された４つのＤ型ラッチ４４．１，４４．２，
４４．３及び４４．４を有する。このシフトレジスタ２
８は、バレル型（ｂａｒｒｅｌ ｔｙｐｅ ）（循環す
る）シフトレジスタである。すなわち、その出力（ラッ
チ４４．４の出力Ｑ）がその入力（ラッチ４４．１の入
力Ｄ）に帰還接続され、これにより、このシフトレジス
タに最初に入れられた或るパターンの論理レベルもしく
はビットが、クロック信号が加えられる毎に１つずつ進
みながら該シフトレジスタを巡って無期限に循環する。
スタで、各々が入力Ｄ及び出力Ｑをもち図示のように直
列に接続された４つのＤ型ラッチ４４．１，４４．２，
４４．３及び４４．４を有する。このシフトレジスタ２
８は、バレル型（ｂａｒｒｅｌ ｔｙｐｅ ）（循環す
る）シフトレジスタである。すなわち、その出力（ラッ
チ４４．４の出力Ｑ）がその入力（ラッチ４４．１の入
力Ｄ）に帰還接続され、これにより、このシフトレジス
タに最初に入れられた或るパターンの論理レベルもしく
はビットが、クロック信号が加えられる毎に１つずつ進
みながら該シフトレジスタを巡って無期限に循環する。
【００１６】４入力オアゲート３４の４つの入力は、そ
れぞれ出力線Ｌ１〜Ｌ４に接続する。該オアゲート３４
の出力は、インバータ３８を介してシフトレジスタ２８
のクロック入力ＣＬに接続する。該オアゲート３４の出
力はまた、２入力アンドゲート４０の入力の一方に接続
する。
れぞれ出力線Ｌ１〜Ｌ４に接続する。該オアゲート３４
の出力は、インバータ３８を介してシフトレジスタ２８
のクロック入力ＣＬに接続する。該オアゲート３４の出
力はまた、２入力アンドゲート４０の入力の一方に接続
する。
【００１７】２入力アンドゲート３０．１〜３０．４の
各々の一方の入力は、出力線Ｌ１〜Ｌ４のそれぞれ１本
に接続する。該アンドゲート３０．１〜３０．４の各々
の他方の入力は、シフトレジスタ２８の各ラッチ４４．
１〜４４．４の出力Ｑにそれぞれ接続する。アンドゲー
ト３０．１〜３０．４の出力は、オアゲート３２の４入
力の１つにそれぞれ接続する。オアゲート３２の出力は
、カウンタ２６のリセット入力Ｒに、また、インバータ
３６を介して２入力アンドゲート４０の他方の入力に接
続する。該アンドゲート４０の出力は、２入力オアゲー
ト４２の一方の入力に接続する。該オアゲート４２の他
方の入力は、カウンタ２６の桁上げ出力ＣＯに接続する
。該オアゲート４２の出力は、マイクロプロセッサ１０
のリセット入力ＲＳに接続する。
各々の一方の入力は、出力線Ｌ１〜Ｌ４のそれぞれ１本
に接続する。該アンドゲート３０．１〜３０．４の各々
の他方の入力は、シフトレジスタ２８の各ラッチ４４．
１〜４４．４の出力Ｑにそれぞれ接続する。アンドゲー
ト３０．１〜３０．４の出力は、オアゲート３２の４入
力の１つにそれぞれ接続する。オアゲート３２の出力は
、カウンタ２６のリセット入力Ｒに、また、インバータ
３６を介して２入力アンドゲート４０の他方の入力に接
続する。該アンドゲート４０の出力は、２入力オアゲー
ト４２の一方の入力に接続する。該オアゲート４２の他
方の入力は、カウンタ２６の桁上げ出力ＣＯに接続する
。該オアゲート４２の出力は、マイクロプロセッサ１０
のリセット入力ＲＳに接続する。
【００１８】監視者回路２２の初期化回路４６は、その
機能はあとで述べるが、入力をマイクロプロセッサ１０
のリセット入力ＲＳに、出力をカウンタ２６のリセット
入力Ｒとシフトレジスタ２８に接続する。カウンタ２６
のクロック入力ＣＫは、マイクロプロセッサ１０により
公知の方法で発生されるクロック信号又はそれから導出
されるクロック信号を受ける。
機能はあとで述べるが、入力をマイクロプロセッサ１０
のリセット入力ＲＳに、出力をカウンタ２６のリセット
入力Ｒとシフトレジスタ２８に接続する。カウンタ２６
のクロック入力ＣＫは、マイクロプロセッサ１０により
公知の方法で発生されるクロック信号又はそれから導出
されるクロック信号を受ける。
【００１９】マイクロプロセッサ１０は、例えば、該マ
イクロプロセッサに接続するか又はその中に組込んだメ
モリ装置（図示せず）に格納したプログラムを実行する
ように構成する。あとで図２について詳しく述べるよう
に、プログラムに入れる指令は、監視者指令と呼ぶ少な
くとも２つの命令もしくは指令を含む。これらは、互い
に異なるものとし、プログラムが含む条件付き実行部分
（ＩＦ−ＴＨＥＮループなど）以外のそれぞれ異なるプ
ログラム部分に入れる。そうすると、マイクロプロセッ
サ１０が正しく動作している場合、すべての監視者指令
が実行され、しかも、監視者指令は予め定めた順序で実
行されることになる。プログラムが実行されるとき、そ
の指令のデータ部分はデータバス１２に送り、その指令
のアドレス部分はアドレスバス１４（したがって、アド
レスデコーダ１６）に送る。アドレスデコーダ１６は、
アドレスバス１４を経て受けるアドレスが監視者指令で
あるかどうかを識別する。（この実施例では、各監視者
指令は、アドレスバス１４にのみ情報を加える必要があ
り、データバス１２に情報を加える必要がないので、各
監視者指令は１つのアドレス又はアドレス部分を有する
のみでよい。）アドレスデコーダ１６は、少なくともそ
の出力線Ｌ１〜Ｌ４に関しては、監視者指令以外の指令
から生じるアドレスには応答しない。しかし、アドレス
デコーダ１６は、監視者指令を検出すると、出力線Ｌ１
〜Ｌ４の１つを能動化する。監視者指令は互いに異なり
、アドレスデコーダ１６はその各々に応答して出力線Ｌ
１〜Ｌ４の対応する１つを能動化する。したがって、プ
ログラムが正しく実行されている場合、出力線Ｌ１〜Ｌ
４は、上述した監視者指令の予め設定された実行順序に
対応する所定順序で能動化されることになる。
イクロプロセッサに接続するか又はその中に組込んだメ
モリ装置（図示せず）に格納したプログラムを実行する
ように構成する。あとで図２について詳しく述べるよう
に、プログラムに入れる指令は、監視者指令と呼ぶ少な
くとも２つの命令もしくは指令を含む。これらは、互い
に異なるものとし、プログラムが含む条件付き実行部分
（ＩＦ−ＴＨＥＮループなど）以外のそれぞれ異なるプ
ログラム部分に入れる。そうすると、マイクロプロセッ
サ１０が正しく動作している場合、すべての監視者指令
が実行され、しかも、監視者指令は予め定めた順序で実
行されることになる。プログラムが実行されるとき、そ
の指令のデータ部分はデータバス１２に送り、その指令
のアドレス部分はアドレスバス１４（したがって、アド
レスデコーダ１６）に送る。アドレスデコーダ１６は、
アドレスバス１４を経て受けるアドレスが監視者指令で
あるかどうかを識別する。（この実施例では、各監視者
指令は、アドレスバス１４にのみ情報を加える必要があ
り、データバス１２に情報を加える必要がないので、各
監視者指令は１つのアドレス又はアドレス部分を有する
のみでよい。）アドレスデコーダ１６は、少なくともそ
の出力線Ｌ１〜Ｌ４に関しては、監視者指令以外の指令
から生じるアドレスには応答しない。しかし、アドレス
デコーダ１６は、監視者指令を検出すると、出力線Ｌ１
〜Ｌ４の１つを能動化する。監視者指令は互いに異なり
、アドレスデコーダ１６はその各々に応答して出力線Ｌ
１〜Ｌ４の対応する１つを能動化する。したがって、プ
ログラムが正しく実行されている場合、出力線Ｌ１〜Ｌ
４は、上述した監視者指令の予め設定された実行順序に
対応する所定順序で能動化されることになる。
【００２０】本実施例においては、例えば４つの監視者
指令がプログラムに含まれる場合、アドレスデコーダ１
６は、プログラムが正しく実行され、４つの監視者指令
が所定順序で実行され、出力線Ｌ１〜Ｌ４がＬ１，Ｌ２
，Ｌ３，及びＬ４の順序で能動化されるときに、作用す
ることになる。すなわち、監視者指令が実行されるに従
って、２進レベル・パターン１０００，０１００，００
１０及び０００１がこの順序で出力線Ｌ１，Ｌ２，Ｌ３
及びＬ４に出力される。
指令がプログラムに含まれる場合、アドレスデコーダ１
６は、プログラムが正しく実行され、４つの監視者指令
が所定順序で実行され、出力線Ｌ１〜Ｌ４がＬ１，Ｌ２
，Ｌ３，及びＬ４の順序で能動化されるときに、作用す
ることになる。すなわち、監視者指令が実行されるに従
って、２進レベル・パターン１０００，０１００，００
１０及び０００１がこの順序で出力線Ｌ１，Ｌ２，Ｌ３
及びＬ４に出力される。
【００２１】これより、上述のマイクロプロセッサ装置
の動作を説明する。マイクロプロセッサ１０は電源を入
れると初期化され、監視者回路２２も初期化される。監
視者回路２２の初期化は、カウンタ２６をそのリセット
入力Ｒを能動化し（すなわち、該入力Ｒに論理レベル１
を加え）てリセットし、論理レベル・パターン１０００
をシフトレジスタ２８に入れ（ロードし）、そのラッチ
４４．１，４４．２，４４．３及び４４．４の出力Ｑが
それぞれ論理レベル１，０，０，及び０になるようにし
て行う。マイクロプロセッサ１０の初期化はそのリセッ
ト入力ＲＳを能動化し（それに論理レベル１を加え）て
行うので、監視者回路２２の初期化は、マイクロプロセ
ッサ１０のリセット入力ＲＳに接続され該リセット入力
ＲＳに加えられる（マイクロプロセッサを初期化するた
めの）論理レベル１に応動する上述の初期化回路４６に
よって行うことができる。しかし、監視者回路２２の初
期化は、マイクロプロセッサがリセットされると常に監
視者回路２２の初期化が行われるという命令をプログラ
ムに入れることにより、ハードウェアでなくソフトウェ
アで行ってもよい。この場合は、初期化回路４６は不要
である。
の動作を説明する。マイクロプロセッサ１０は電源を入
れると初期化され、監視者回路２２も初期化される。監
視者回路２２の初期化は、カウンタ２６をそのリセット
入力Ｒを能動化し（すなわち、該入力Ｒに論理レベル１
を加え）てリセットし、論理レベル・パターン１０００
をシフトレジスタ２８に入れ（ロードし）、そのラッチ
４４．１，４４．２，４４．３及び４４．４の出力Ｑが
それぞれ論理レベル１，０，０，及び０になるようにし
て行う。マイクロプロセッサ１０の初期化はそのリセッ
ト入力ＲＳを能動化し（それに論理レベル１を加え）て
行うので、監視者回路２２の初期化は、マイクロプロセ
ッサ１０のリセット入力ＲＳに接続され該リセット入力
ＲＳに加えられる（マイクロプロセッサを初期化するた
めの）論理レベル１に応動する上述の初期化回路４６に
よって行うことができる。しかし、監視者回路２２の初
期化は、マイクロプロセッサがリセットされると常に監
視者回路２２の初期化が行われるという命令をプログラ
ムに入れることにより、ハードウェアでなくソフトウェ
アで行ってもよい。この場合は、初期化回路４６は不要
である。
【００２２】マイクロプロセッサ１０及び監視者回路２
２の初期化が終わると、マイクロプロセッサはプログラ
ムの実行を始める。最初の監視者指令が実行されるまで
は、アドレスデコーダ１６が監視者指令以外の指令から
生じるアドレスバス１４における情報に応答しないので
、出力線Ｌ１〜Ｌ４はすべて０レベル（非能動状態）に
ある。シフトレジスタ２８のラッチ４４．１，４４．２
，４４．３及び４４．４の出力は、それぞれ１，０，０
，０のレベルにある。したがって、アンドゲート３０．
１〜３０．４の出力はすべて０レベルにあり、オアゲー
ト３２の出力も０レベルにある。よって、カウンタ２６
のリセット入力Ｒは０レベルにあり、カウンタ２６はリ
セットされない。ゆえに、カウンタ２６は、カウンタが
初期化の際リセットされたときのゼロからスタートし、
そのクロック入力ＣＫに加えられるクロック信号パルス
をカウントする。
２の初期化が終わると、マイクロプロセッサはプログラ
ムの実行を始める。最初の監視者指令が実行されるまで
は、アドレスデコーダ１６が監視者指令以外の指令から
生じるアドレスバス１４における情報に応答しないので
、出力線Ｌ１〜Ｌ４はすべて０レベル（非能動状態）に
ある。シフトレジスタ２８のラッチ４４．１，４４．２
，４４．３及び４４．４の出力は、それぞれ１，０，０
，０のレベルにある。したがって、アンドゲート３０．
１〜３０．４の出力はすべて０レベルにあり、オアゲー
ト３２の出力も０レベルにある。よって、カウンタ２６
のリセット入力Ｒは０レベルにあり、カウンタ２６はリ
セットされない。ゆえに、カウンタ２６は、カウンタが
初期化の際リセットされたときのゼロからスタートし、
そのクロック入力ＣＫに加えられるクロック信号パルス
をカウントする。
【００２３】マイクロプロセッサ１０は、最初の監視者
指令を実行すると、データバス１２及びアドレスバス１
４を（他の指令に対すると同様に）能動化する。監視者
指令の場合、データバス１２は何も作用をしない。しか
し、アドレスバス１４は、監視者指令（アドレス）をア
ドレスデコーダ１６に送り、該デコーダは、該指令を復
号化（デコード）し出力線Ｌ１を能動化する。したがっ
て、出力線Ｌ１，Ｌ２，Ｌ３，Ｌ４は、それぞれ１，０
，０，０のレベルになる（すなわち、出力線Ｌ１，Ｌ２
，Ｌ３，Ｌ４のレベル・パターンは、００００から１０
００に変わる。）。よって、４入力オアゲート３４（そ
れまで０レベルにある。）の出力はレベル１になり、ア
ンドゲート４０の一方の入力（それまでは０レベル）に
レベル１が加えられる。また、シフトレジスタ２８のラ
ッチ４４．１，４４．２，４４．３，４４．４の出力は
それぞれ未だ１，０，０，０のレベルにあるので、アン
ドゲート３０．１〜３０．４の出力は、（アンドゲート
３０．１の両入力はレベル１となり、他のアンドゲート
３０．２〜３０．４の両入力はレベル０であるため）そ
れぞれ１，０，０，０のレベルになる。したがって、オ
アゲート３２の出力は能動化され（レベル１となり）、
カウンタ２６はゼロにリセットされる。更に、オアゲー
ト３２の出力レベル１はインバータ３６により反転され
、アンドゲート４０（それまでレベル１にある。）の他
方の入力にレベル０が加えられる。よって、アンドゲー
ト４０の出力は、オアゲート４２の一方の入力に接続さ
れているが、０レベルのままである。したがって、カウ
ンタ２６がクロック信号により満カウントにされておら
ず、カウンタ２６の桁上げ出力ＣＯが０レベルのままで
あるため、オアゲート４２の出力からマイクロプロセッ
サ１０のリセット入力ＲＳに加えられるレベルは０のま
まであり、マイクロプロセッサはリセットされない。
指令を実行すると、データバス１２及びアドレスバス１
４を（他の指令に対すると同様に）能動化する。監視者
指令の場合、データバス１２は何も作用をしない。しか
し、アドレスバス１４は、監視者指令（アドレス）をア
ドレスデコーダ１６に送り、該デコーダは、該指令を復
号化（デコード）し出力線Ｌ１を能動化する。したがっ
て、出力線Ｌ１，Ｌ２，Ｌ３，Ｌ４は、それぞれ１，０
，０，０のレベルになる（すなわち、出力線Ｌ１，Ｌ２
，Ｌ３，Ｌ４のレベル・パターンは、００００から１０
００に変わる。）。よって、４入力オアゲート３４（そ
れまで０レベルにある。）の出力はレベル１になり、ア
ンドゲート４０の一方の入力（それまでは０レベル）に
レベル１が加えられる。また、シフトレジスタ２８のラ
ッチ４４．１，４４．２，４４．３，４４．４の出力は
それぞれ未だ１，０，０，０のレベルにあるので、アン
ドゲート３０．１〜３０．４の出力は、（アンドゲート
３０．１の両入力はレベル１となり、他のアンドゲート
３０．２〜３０．４の両入力はレベル０であるため）そ
れぞれ１，０，０，０のレベルになる。したがって、オ
アゲート３２の出力は能動化され（レベル１となり）、
カウンタ２６はゼロにリセットされる。更に、オアゲー
ト３２の出力レベル１はインバータ３６により反転され
、アンドゲート４０（それまでレベル１にある。）の他
方の入力にレベル０が加えられる。よって、アンドゲー
ト４０の出力は、オアゲート４２の一方の入力に接続さ
れているが、０レベルのままである。したがって、カウ
ンタ２６がクロック信号により満カウントにされておら
ず、カウンタ２６の桁上げ出力ＣＯが０レベルのままで
あるため、オアゲート４２の出力からマイクロプロセッ
サ１０のリセット入力ＲＳに加えられるレベルは０のま
まであり、マイクロプロセッサはリセットされない。
【００２４】マイクロプロセッサのクロックの２，３サ
イクル後、マイクロプロセッサ１０は、プログラムにお
ける次の指令を実行する前に、データバス１２及びアド
レスバス１４を非能動化する。その結果として、監視者
指令がアドレスデコーダ１６に加えられなくなり、アド
レスデコーダは、有効な監視者指令の印加終了に応答し
てその出力線Ｌ１を再び非能動化する。こうして、出力
線Ｌ１〜Ｌ４はまた全部０レベルに戻る。また、オアゲ
ート３４の出力レベルがレベル１からレベル０に戻り、
インバータ３８により反転されて正向（立上がり）前縁
がシフトレジスタ２８のクロック入力ＣＬに加えられ、
シフトレジスタ２８の内容が１つ進められる。よって、
シフトレジスタ２８のラッチ４４．１，４４．２，４４
．３，４４．４の出力レベルは、それぞれ０，１，０，
０となる。したがって、出力線Ｌ１〜Ｌ４はすべて０レ
ベルにあるため、オアゲート３２の４つの入力は、全部
レベル０に戻り、オアゲート３２の出力も０レベルにな
り、カウンタ２６は再びゼロからカウントを始めること
になる。
イクル後、マイクロプロセッサ１０は、プログラムにお
ける次の指令を実行する前に、データバス１２及びアド
レスバス１４を非能動化する。その結果として、監視者
指令がアドレスデコーダ１６に加えられなくなり、アド
レスデコーダは、有効な監視者指令の印加終了に応答し
てその出力線Ｌ１を再び非能動化する。こうして、出力
線Ｌ１〜Ｌ４はまた全部０レベルに戻る。また、オアゲ
ート３４の出力レベルがレベル１からレベル０に戻り、
インバータ３８により反転されて正向（立上がり）前縁
がシフトレジスタ２８のクロック入力ＣＬに加えられ、
シフトレジスタ２８の内容が１つ進められる。よって、
シフトレジスタ２８のラッチ４４．１，４４．２，４４
．３，４４．４の出力レベルは、それぞれ０，１，０，
０となる。したがって、出力線Ｌ１〜Ｌ４はすべて０レ
ベルにあるため、オアゲート３２の４つの入力は、全部
レベル０に戻り、オアゲート３２の出力も０レベルにな
り、カウンタ２６は再びゼロからカウントを始めること
になる。
【００２５】マイクロプロセッサ１０が２番目の監視者
指令を実行し、それをアドレスバス１４に出力すると、
アドレスデコーダ１６はそれに応答して出力線Ｌ２を能
動化する。したがって、出力線Ｌ１，Ｌ２，Ｌ３，Ｌ４
は、それぞれ０，１，０，０のレベルになる（すなわち
、出力線Ｌ１，Ｌ２，Ｌ３，Ｌ４のレベル・パターンは
、００００から０１００に変わる。）。よって、オアゲ
ート３４の出力（それまでは０レベル）は再びレベル１
になり、レベル１がアンドゲート４０の一方の入力（そ
れまで０レベル）に加えられる。また、シフトレジスタ
２８のラッチ４４．１，４４．２，４４．３，４４．４
の出力レベルは、それぞれ０，１，０，０であるので、
アンドゲート３０．１〜３０．４の出力は、それぞれ０
，１，０，０のレベルとなる。したがって、最初の監視
者指令が実行されたときと同様に、オアゲート３２の出
力は能動状態（レベル１）となり、カウンタ２６はゼロ
にリセットされる。更に、オアゲート３２の出力のレベ
ル１はインバータ３６によって反転され、レベル０がア
ンドゲート４０の他方の入力（それまではレベル１）に
加えられる。よって、アンドゲート４０の出力は、オア
ゲート４２の一方の入力に接続されているが、０レベル
のままである。したがって、カウンタ２６はクロック信
号により満カウントにされておらず、該カウンタの桁上
げ出力ＣＯが０レベルのままであるため、オアゲート４
２の出力からマイクロプロセッサ１０のリセット入力Ｒ
Ｓへ加えられるレベルは０のままであり、マイクロプロ
セッサはリセットされない。
指令を実行し、それをアドレスバス１４に出力すると、
アドレスデコーダ１６はそれに応答して出力線Ｌ２を能
動化する。したがって、出力線Ｌ１，Ｌ２，Ｌ３，Ｌ４
は、それぞれ０，１，０，０のレベルになる（すなわち
、出力線Ｌ１，Ｌ２，Ｌ３，Ｌ４のレベル・パターンは
、００００から０１００に変わる。）。よって、オアゲ
ート３４の出力（それまでは０レベル）は再びレベル１
になり、レベル１がアンドゲート４０の一方の入力（そ
れまで０レベル）に加えられる。また、シフトレジスタ
２８のラッチ４４．１，４４．２，４４．３，４４．４
の出力レベルは、それぞれ０，１，０，０であるので、
アンドゲート３０．１〜３０．４の出力は、それぞれ０
，１，０，０のレベルとなる。したがって、最初の監視
者指令が実行されたときと同様に、オアゲート３２の出
力は能動状態（レベル１）となり、カウンタ２６はゼロ
にリセットされる。更に、オアゲート３２の出力のレベ
ル１はインバータ３６によって反転され、レベル０がア
ンドゲート４０の他方の入力（それまではレベル１）に
加えられる。よって、アンドゲート４０の出力は、オア
ゲート４２の一方の入力に接続されているが、０レベル
のままである。したがって、カウンタ２６はクロック信
号により満カウントにされておらず、該カウンタの桁上
げ出力ＣＯが０レベルのままであるため、オアゲート４
２の出力からマイクロプロセッサ１０のリセット入力Ｒ
Ｓへ加えられるレベルは０のままであり、マイクロプロ
セッサはリセットされない。
【００２６】マイクロプロセッサの２，３クロックパル
ス後に再び、マイクロプロセッサ１０はデータバス１２
及びアドレスバス１４を非能動化し、アドレスデコーダ
１６は、有効な監視者指令が加えられなくなって出力線
Ｌ２を再び非能動化する。こうして、出力線Ｌ１〜Ｌ４
は全部０レベルに戻る。また、オアゲート３４の出力レ
ベルがレベル１からレベル０に戻り、インバータ３８に
より反転されて立上がり前縁がシフトレジスタ２８のク
ロック入力ＣＬに加えられ、シフトレジスタ２８の内容
がまた１つ進められる。こうして今度は、シフトレジス
タ２８のラッチ４４．１，４４．２，４４．３，４４．
４の出力のレベルは、それぞれ０，０，１，０になる。 ゆえに、出力線Ｌ１〜Ｌ４が再び全部０レベルになるた
め、オアゲート３２の４つの入力はすべて０レベルに戻
り、オアゲート３２の出力も０レベルに戻り、カウンタ
２６はゼロから再びカウントし始めることになる。
ス後に再び、マイクロプロセッサ１０はデータバス１２
及びアドレスバス１４を非能動化し、アドレスデコーダ
１６は、有効な監視者指令が加えられなくなって出力線
Ｌ２を再び非能動化する。こうして、出力線Ｌ１〜Ｌ４
は全部０レベルに戻る。また、オアゲート３４の出力レ
ベルがレベル１からレベル０に戻り、インバータ３８に
より反転されて立上がり前縁がシフトレジスタ２８のク
ロック入力ＣＬに加えられ、シフトレジスタ２８の内容
がまた１つ進められる。こうして今度は、シフトレジス
タ２８のラッチ４４．１，４４．２，４４．３，４４．
４の出力のレベルは、それぞれ０，０，１，０になる。 ゆえに、出力線Ｌ１〜Ｌ４が再び全部０レベルになるた
め、オアゲート３２の４つの入力はすべて０レベルに戻
り、オアゲート３２の出力も０レベルに戻り、カウンタ
２６はゼロから再びカウントし始めることになる。
【００２７】同様に、３番目の監視者指令が実行される
と、出力線Ｌ３が能動化され、アンドゲート３０．１〜
３０．４の出力がそれぞれ０，０，１，０のレベルとな
り、カウンタ２６が再びリセットされ、シフトレジスタ
２８は再び１つ進められてレベル・パターン０００１を
出力する。同様に、４番目の監視者指令が実行されると
、出力線Ｌ４が能動化され、アンドゲート３０．１〜３
０．４の出力がそれぞれ０，０，０，１のレベルとなり
、カウンタ２６が再びリセットされる。プログラムが繰
返し実行されるものと仮定すると、シフトレジスタ２８
は、また１つ進められてレベル・パターン１０００を出
力し、プログラムの次の実行（プログラム・ループ）に
おける来たるべき１番目の監視者指令の到来に備える。 こうして、監視者指令が固有の順序で実行され、それに
より各監視者指令の実行毎に発生する出力線Ｌ１〜Ｌ４
の能動化パターンが、シフトレジスタ２８が出力するパ
ターンに一致する限り、監視者指令が実行される度にカ
ウンタ２６がリセットされる上述の動作が無期限に続く
ことになる。
と、出力線Ｌ３が能動化され、アンドゲート３０．１〜
３０．４の出力がそれぞれ０，０，１，０のレベルとな
り、カウンタ２６が再びリセットされ、シフトレジスタ
２８は再び１つ進められてレベル・パターン０００１を
出力する。同様に、４番目の監視者指令が実行されると
、出力線Ｌ４が能動化され、アンドゲート３０．１〜３
０．４の出力がそれぞれ０，０，０，１のレベルとなり
、カウンタ２６が再びリセットされる。プログラムが繰
返し実行されるものと仮定すると、シフトレジスタ２８
は、また１つ進められてレベル・パターン１０００を出
力し、プログラムの次の実行（プログラム・ループ）に
おける来たるべき１番目の監視者指令の到来に備える。 こうして、監視者指令が固有の順序で実行され、それに
より各監視者指令の実行毎に発生する出力線Ｌ１〜Ｌ４
の能動化パターンが、シフトレジスタ２８が出力するパ
ターンに一致する限り、監視者指令が実行される度にカ
ウンタ２６がリセットされる上述の動作が無期限に続く
ことになる。
【００２８】いま、故障により、監視者指令が正しい順
序で実行されないと仮定する。もっと具体的にいえば、
シフトレジスタが最初の監視者指令に対するレベル・パ
ターン１０００を出力しているとき、監視者指令の１つ
（例えば１番目）が飛越され、２番目の監視者指令が実
行される場合を考える。この場合、次に実行される監視
者指令が実際に所定順序で続くものとすれば、オアゲー
ト３４の出力は依然としてレベル１である。しかし、実
行順序が正しく維持されている場合と異なり、出力線Ｌ
１〜Ｌ４におけるビット・パターンとシフトレジスタの
出力パターンとが一致しないため、アンドゲート３０．
１〜３０．４の両入力がレベル１になることはない。し
たがって、オアゲート３２の出力は０レベルのままであ
り、インバータ３６の出力もレベル１のままである。よ
って、アンドゲート４０の両入力はレベル１（能動状態
）となり、アンドゲート４０の出力レベルが１になり、
このレベル１は、オアゲート４２を経てマイクロプロセ
ッサ１０のリセット入力ＲＳに加えられ、このマイクロ
プロセッサをリセットする。すなわち、アドレスデコー
ダ１６及び監視者回路２２は、上述した所定の順序以外
の順序で実行される監視者指令に応動してマイクロプロ
セッサ１０を直ちにリセットするよう互いに協動し、監
視手段として作用する。
序で実行されないと仮定する。もっと具体的にいえば、
シフトレジスタが最初の監視者指令に対するレベル・パ
ターン１０００を出力しているとき、監視者指令の１つ
（例えば１番目）が飛越され、２番目の監視者指令が実
行される場合を考える。この場合、次に実行される監視
者指令が実際に所定順序で続くものとすれば、オアゲー
ト３４の出力は依然としてレベル１である。しかし、実
行順序が正しく維持されている場合と異なり、出力線Ｌ
１〜Ｌ４におけるビット・パターンとシフトレジスタの
出力パターンとが一致しないため、アンドゲート３０．
１〜３０．４の両入力がレベル１になることはない。し
たがって、オアゲート３２の出力は０レベルのままであ
り、インバータ３６の出力もレベル１のままである。よ
って、アンドゲート４０の両入力はレベル１（能動状態
）となり、アンドゲート４０の出力レベルが１になり、
このレベル１は、オアゲート４２を経てマイクロプロセ
ッサ１０のリセット入力ＲＳに加えられ、このマイクロ
プロセッサをリセットする。すなわち、アドレスデコー
ダ１６及び監視者回路２２は、上述した所定の順序以外
の順序で実行される監視者指令に応動してマイクロプロ
セッサ１０を直ちにリセットするよう互いに協動し、監
視手段として作用する。
【００２９】次に、監視者指令が所定以外の順序で実行
されるのではなく、全く実行されない故障が発生した場
合を考える。この場合、監視者回路２２の論理手段は、
上述のようにアンドゲート４０を介して直ちにマイクロ
プロセッサ１０をリセットしない。それは、出力線Ｌ１
〜Ｌ４の全部がプログラム実行の故障により０レベル（
非能動状態）にあるのか、正常動作時の監視者指令の実
行の間隔に当たるために出力線Ｌ１〜Ｌ４が全部０レベ
ルにあるのかを上記論理手段が判別できないためである
。しかし、この場合も、監視者回路２２はマイクロプロ
セッサ１０をリセットすることになる。そのために、カ
ウンタ２６の容量とそのクロック入力に加えるクロック
信号の速度とを、次のように選択する。すなわち、監視
者指令の連続的実行間の最大間隔より大きい所定時間が
経過したとき、カウンタ２６は、リセットされない限り
全カウントをしてその桁上げ出力ＣＯにレベル１を発生
するようにする。つまり、該カウンタはタイマー回路と
して作用する。したがって、正常の動作では、カウンタ
２６は、上述のように監視者指令が実行される毎に満カ
ウンタになる前に常にリセットされるが、プログラムが
実行されない故障の場合は、カウンタ２６はリセットさ
れないことになる。よって、カウンタ２６は実行停止後
間もなく満カウントし、その桁上げ出力ＣＯがレベル１
（能動状態）になり、そのレベル１がオアゲート４２を
介してマイクロプロセッサ１０のリセット入力ＲＳに送
られ、マイクロプロセッサはリセットされる。
されるのではなく、全く実行されない故障が発生した場
合を考える。この場合、監視者回路２２の論理手段は、
上述のようにアンドゲート４０を介して直ちにマイクロ
プロセッサ１０をリセットしない。それは、出力線Ｌ１
〜Ｌ４の全部がプログラム実行の故障により０レベル（
非能動状態）にあるのか、正常動作時の監視者指令の実
行の間隔に当たるために出力線Ｌ１〜Ｌ４が全部０レベ
ルにあるのかを上記論理手段が判別できないためである
。しかし、この場合も、監視者回路２２はマイクロプロ
セッサ１０をリセットすることになる。そのために、カ
ウンタ２６の容量とそのクロック入力に加えるクロック
信号の速度とを、次のように選択する。すなわち、監視
者指令の連続的実行間の最大間隔より大きい所定時間が
経過したとき、カウンタ２６は、リセットされない限り
全カウントをしてその桁上げ出力ＣＯにレベル１を発生
するようにする。つまり、該カウンタはタイマー回路と
して作用する。したがって、正常の動作では、カウンタ
２６は、上述のように監視者指令が実行される毎に満カ
ウンタになる前に常にリセットされるが、プログラムが
実行されない故障の場合は、カウンタ２６はリセットさ
れないことになる。よって、カウンタ２６は実行停止後
間もなく満カウントし、その桁上げ出力ＣＯがレベル１
（能動状態）になり、そのレベル１がオアゲート４２を
介してマイクロプロセッサ１０のリセット入力ＲＳに送
られ、マイクロプロセッサはリセットされる。
【００３０】要約すると、監視者回路２２は、監視者指
令が所定以外の順序で実行されたり、監視者指令が全く
実行されなかったりすると、マイクロプロセッサ１０を
リセットするのである。
令が所定以外の順序で実行されたり、監視者指令が全く
実行されなかったりすると、マイクロプロセッサ１０を
リセットするのである。
【００３１】図２は、マイクロプロセッサ１０によって
実行されるプログラムの例を示す流れ図である。図２に
示すプログラムは、複数のプログラム・レベルを有する
。具体的にいえば、例えば、レベル１〜４として示す４
つのレベルがある。レベル１は繰返し実行される主プロ
グラム・ループであり、このループは終りに達すると始
めに飛んで戻る。レベル２〜４は、主プログラム・ルー
プ実行中に必要なサブルーチンより成る。更に具体的に
いうと、レベル２は、主プログラム・ループにおける呼
出し指令に直接必要なサブルーチンＳＲ２．１〜ＳＲ２
．４を有し、レベル３は、レベル２のサブルーチンにお
ける呼出し指令に必要なサブルーチンＳＲ３．１〜ＳＲ
３．７を有し、レベル４は、レベル３のサブルーチンに
おける呼出し指令に必要なサブルーチンＳＲ４．１〜Ｓ
Ｒ４．３を有する。
実行されるプログラムの例を示す流れ図である。図２に
示すプログラムは、複数のプログラム・レベルを有する
。具体的にいえば、例えば、レベル１〜４として示す４
つのレベルがある。レベル１は繰返し実行される主プロ
グラム・ループであり、このループは終りに達すると始
めに飛んで戻る。レベル２〜４は、主プログラム・ルー
プ実行中に必要なサブルーチンより成る。更に具体的に
いうと、レベル２は、主プログラム・ループにおける呼
出し指令に直接必要なサブルーチンＳＲ２．１〜ＳＲ２
．４を有し、レベル３は、レベル２のサブルーチンにお
ける呼出し指令に必要なサブルーチンＳＲ３．１〜ＳＲ
３．７を有し、レベル４は、レベル３のサブルーチンに
おける呼出し指令に必要なサブルーチンＳＲ４．１〜Ｓ
Ｒ４．３を有する。
【００３２】図２においてＷＤＩ１〜ＷＤＩ４で示す４
つの監視者指令（ｗａｔｃｈｄｏｇ ｉｎｓｔｒｕｃｔ
ｉｏｎ）は、レベル１〜４の異なる場所に入れられる（
具体的には例えば、監視者指令ＷＤＩ２及びＷＤＩ４は
レベル１（主プログラム・ループ）に入れ、監視者指令
ＷＤＩ１はレベル４のサブルーチンＳＲ４．１に入れ、
監視者指令ＷＤＩ３はレベル２のサブルーチンＳＲ２．
３に入れる。）。この配置は、サブルーチンの不実行の
判別を助けるのみならず、プログラムを間違って問題の
サブルーチンから主プログラム・ループ（レベル１）も
しくは他のサブルーチンに飛んで戻るような種類のマイ
クロプロセッサのスタック（これは、サブルーチンに対
する戻りアドレスを保持する。）における故障の判別を
も助ける、という利点を有する。
つの監視者指令（ｗａｔｃｈｄｏｇ ｉｎｓｔｒｕｃｔ
ｉｏｎ）は、レベル１〜４の異なる場所に入れられる（
具体的には例えば、監視者指令ＷＤＩ２及びＷＤＩ４は
レベル１（主プログラム・ループ）に入れ、監視者指令
ＷＤＩ１はレベル４のサブルーチンＳＲ４．１に入れ、
監視者指令ＷＤＩ３はレベル２のサブルーチンＳＲ２．
３に入れる。）。この配置は、サブルーチンの不実行の
判別を助けるのみならず、プログラムを間違って問題の
サブルーチンから主プログラム・ループ（レベル１）も
しくは他のサブルーチンに飛んで戻るような種類のマイ
クロプロセッサのスタック（これは、サブルーチンに対
する戻りアドレスを保持する。）における故障の判別を
も助ける、という利点を有する。
【００３３】監視者指令ＷＤＩ１〜ＷＤＩ４は、プログ
ラム内の、それらの実行間隔が少なくともほぼ等しい位
置に入れるのがよい。すべての監視者指令とそれに続く
指令（同じループ又は次のループ内）との間隔は、勿論
、カウンタが満カウンタするに要する所定時間よりも小
さくする。
ラム内の、それらの実行間隔が少なくともほぼ等しい位
置に入れるのがよい。すべての監視者指令とそれに続く
指令（同じループ又は次のループ内）との間隔は、勿論
、カウンタが満カウンタするに要する所定時間よりも小
さくする。
【００３４】本発明は、勿論、これまで述べた例と異な
る方法で実施してもよい。例えば、上述の具体例では４
つの監視者指令に入れたが、監視者指令の数は任意の複
数でよい。また、タイマー回路は必ずしもカウンタでな
くてもよい。例えば、再トリガ可能の単安定（ワンショ
ット）回路でもよく、その場合はクロック信号は不要で
ある。更に、上述の例では論理手段をオアゲート及びア
ンドゲートで構成したが、論理を逆にしてノアゲート及
びナンドゲートを用いてもよい。すなわち、論理手段は
、もっと一般的にいえば、オア機能回路（オアゲート及
びノアゲート）及びアンド機能回路（アンドゲート又は
ナンドゲート）で構成することができる。
る方法で実施してもよい。例えば、上述の具体例では４
つの監視者指令に入れたが、監視者指令の数は任意の複
数でよい。また、タイマー回路は必ずしもカウンタでな
くてもよい。例えば、再トリガ可能の単安定（ワンショ
ット）回路でもよく、その場合はクロック信号は不要で
ある。更に、上述の例では論理手段をオアゲート及びア
ンドゲートで構成したが、論理を逆にしてノアゲート及
びナンドゲートを用いてもよい。すなわち、論理手段は
、もっと一般的にいえば、オア機能回路（オアゲート及
びノアゲート）及びアンド機能回路（アンドゲート又は
ナンドゲート）で構成することができる。
【００３５】
【発明の効果】以上説明したとおり、本発明によれば、
監視者指令を互いに異なるものとしてそれぞれ異なるプ
ログラム部分に入れ、監視者指令が所定以外の順序で実
行されるとマイクロプロセッサをリセットするようにし
たので、従来のものが判別できなかったプログラムの種
々の部分に関連する故障に起因するマイクロプロセッサ
の不良動作を判別して、これを修正することができる。
監視者指令を互いに異なるものとしてそれぞれ異なるプ
ログラム部分に入れ、監視者指令が所定以外の順序で実
行されるとマイクロプロセッサをリセットするようにし
たので、従来のものが判別できなかったプログラムの種
々の部分に関連する故障に起因するマイクロプロセッサ
の不良動作を判別して、これを修正することができる。
【図１】本発明の実施例を示すブロック図である。
【図２】図１の装置のマイクロプロセッサにより実行さ
れるプログラムの流れ図である。
れるプログラムの流れ図である。
１０ マイクロプロセッサ
１６，２２ 監視手段
Claims (1)
- 【請求項１】 互いに異なり、プログラム実行中に全
部が実行されるべき複数の監視者指令を含むプログラム
を実行するマイクロプロセッサと、該マイクロプロセッ
サに接続され、上記の監視者指令が所定順序以外の順序
で実行されると、これに応動して上記マイクロプロセッ
サをリセットさせる監視手段とを具えるマイクロプロセ
ッサ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9005250A GB2241799B (en) | 1990-03-08 | 1990-03-08 | Supervision of microprocessors |
| GB90052507 | 1990-03-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04211843A true JPH04211843A (ja) | 1992-08-03 |
Family
ID=10672272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3043504A Pending JPH04211843A (ja) | 1990-03-08 | 1991-03-08 | マイクロプロセッサ装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5740360A (ja) |
| EP (1) | EP0445936B1 (ja) |
| JP (1) | JPH04211843A (ja) |
| KR (1) | KR100238917B1 (ja) |
| DE (1) | DE69114328T2 (ja) |
| GB (1) | GB2241799B (ja) |
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- 1990-03-08 GB GB9005250A patent/GB2241799B/en not_active Expired - Fee Related
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- 1991-02-21 DE DE69114328T patent/DE69114328T2/de not_active Expired - Fee Related
- 1991-02-21 EP EP91301388A patent/EP0445936B1/en not_active Expired - Lifetime
- 1991-02-25 US US07/659,683 patent/US5740360A/en not_active Expired - Fee Related
- 1991-03-07 KR KR1019910003635A patent/KR100238917B1/ko not_active Expired - Fee Related
- 1991-03-08 JP JP3043504A patent/JPH04211843A/ja active Pending
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Also Published As
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|---|---|
| EP0445936A3 (en) | 1992-06-03 |
| GB2241799A (en) | 1991-09-11 |
| GB2241799B (en) | 1993-12-08 |
| KR910017275A (ko) | 1991-11-05 |
| GB9005250D0 (en) | 1990-05-02 |
| EP0445936A2 (en) | 1991-09-11 |
| DE69114328T2 (de) | 1996-05-02 |
| DE69114328D1 (de) | 1995-12-14 |
| EP0445936B1 (en) | 1995-11-08 |
| KR100238917B1 (ko) | 2000-01-15 |
| US5740360A (en) | 1998-04-14 |
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