JPH04211846A - コンピュータシステム - Google Patents
コンピュータシステムInfo
- Publication number
- JPH04211846A JPH04211846A JP2643291A JP2643291A JPH04211846A JP H04211846 A JPH04211846 A JP H04211846A JP 2643291 A JP2643291 A JP 2643291A JP 2643291 A JP2643291 A JP 2643291A JP H04211846 A JPH04211846 A JP H04211846A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- cpu
- output port
- wait
- computer system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は異なるアクセスタイムを
持つメモリモジュールを実装してなるコンピュータシス
テムに関する。
持つメモリモジュールを実装してなるコンピュータシス
テムに関する。
【０００２】
【従来の技術】近年、半導体技術の進歩により、マイク
ロプロセッサ、周辺制御用ＬＳＩ、そしてメモリが安価
に供給されるようになり、これらコンポーネントを適宜
組み合わせることにより比較的高性能なコンピュータシ
ステムを構築できるようになった。
ロプロセッサ、周辺制御用ＬＳＩ、そしてメモリが安価
に供給されるようになり、これらコンポーネントを適宜
組み合わせることにより比較的高性能なコンピュータシ
ステムを構築できるようになった。
【０００３】
【発明が解決しようとする課題】ところで上述したコン
ピュータシステムにおいて、ＣＰＵがメモリアクセスに
要する時間は、ＣＰＵ，メモリや、それらを構成するた
めの論理ＩＣの性能に依存している。特に、メモリのア
クセスタイムは低速なものから高速なものまで多岐にわ
たり、使用するメモリによってコンピュータシステムの
性能が左右される。高速なメモリを使用すれば性能は上
がるが、価格も上がる。従来は、コンピュータシステム
に使用するメモリは、ＣＰＵを決めた後、性能を考慮し
て選んでいた。従って決められたメモリより遅いアクセ
スタイムのメモリを使用する場合は新たに回路を設計し
直さなければならなかった。
ピュータシステムにおいて、ＣＰＵがメモリアクセスに
要する時間は、ＣＰＵ，メモリや、それらを構成するた
めの論理ＩＣの性能に依存している。特に、メモリのア
クセスタイムは低速なものから高速なものまで多岐にわ
たり、使用するメモリによってコンピュータシステムの
性能が左右される。高速なメモリを使用すれば性能は上
がるが、価格も上がる。従来は、コンピュータシステム
に使用するメモリは、ＣＰＵを決めた後、性能を考慮し
て選んでいた。従って決められたメモリより遅いアクセ
スタイムのメモリを使用する場合は新たに回路を設計し
直さなければならなかった。
【０００４】本発明は上記事情に鑑みてなされたもので
あり、１機種にて多種類のアクセスタイムを持つメモリ
モジュールを接続することのできるコンピュータシステ
ムを提供することを目的とする。
あり、１機種にて多種類のアクセスタイムを持つメモリ
モジュールを接続することのできるコンピュータシステ
ムを提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は上述した目的を
実現するため、一台のコンピュータで装着するメモリの
アクセスタイムを変えても、システム起動時にそのメモ
リのアクセスタイムを調べ２種類またはそれ以上の種類
のアクセスタイムを持つどのメモリでも動作できるよう
にＣＰＵに対してタイミングＷＡＩＴを制御可とする方
式を提供するものである。このため、ウェイト制御を行
なう出力ポートを備え、ＣＰＵがこれをアクセスしてメ
モリチェックを行ないメモリ性能に見合うＷＡＩＴサイ
クルを挿入する構成とした。
実現するため、一台のコンピュータで装着するメモリの
アクセスタイムを変えても、システム起動時にそのメモ
リのアクセスタイムを調べ２種類またはそれ以上の種類
のアクセスタイムを持つどのメモリでも動作できるよう
にＣＰＵに対してタイミングＷＡＩＴを制御可とする方
式を提供するものである。このため、ウェイト制御を行
なう出力ポートを備え、ＣＰＵがこれをアクセスしてメ
モリチェックを行ないメモリ性能に見合うＷＡＩＴサイ
クルを挿入する構成とした。
【０００６】
【作用】上記構成において、まず、ＣＰＵはシステム起
動時、接続されるメモリモジュールをアクセスしてタイ
ミング条件をチェックする。そしてこのチェック結果に
従いアドレス・データバスを介して出力ポートをアクセ
スし、ウェイト信号生成指示を行ない、このウェイト信
号生成指示に基づきＣＰＵに対してウェイトサイクル挿
入のための制御信号を生成するのものである。
動時、接続されるメモリモジュールをアクセスしてタイ
ミング条件をチェックする。そしてこのチェック結果に
従いアドレス・データバスを介して出力ポートをアクセ
スし、ウェイト信号生成指示を行ない、このウェイト信
号生成指示に基づきＣＰＵに対してウェイトサイクル挿
入のための制御信号を生成するのものである。
【０００７】このことにより１ＣＰＵに多岐にわたるア
クセスタイムを持つメモリモジュールの接続が可となる
。
クセスタイムを持つメモリモジュールの接続が可となる
。
【０００８】
【実施例】以下、図面を使用して本発明の実施例につい
て説明する。
て説明する。
【０００９】図１は本発明の実施例を示すブロック図で
ある。
ある。
【００１０】図において、１はシステムの制御中枢とな
るＣＰＵ、２は複数種のアクセスタイムを持つメモリが
混在して実装されるメモリモジュールである。３はＣＰ
Ｕ１とメモリそして出力ポート４を結ぶアドレス・デー
タバスである。４は本発明にてウェイト制御を実現する
出力ポートである。また、５は出力ポート４を介して出
力されるウェイトプラス信号（ＷＡＩＴ ＰＬＵＳ）
が伝播する制御ライン、６はメモリモジュール２を制御
するメモリ制御回路である。７はＣＰＵ１から出力され
る制御信号（ＣＮＴ１，ＣＮＴ２）が伝播するライン、
８はＣＰＵ１のメモリサイクルにウェイトサイクルを挿
入するレディ信号（ＲＥＡＤＹ ）が伝播するライン、
９はメモリモジュールを制御するためにメモリ制御回路
６から出力されるメモリ制御信号（ＭＥＭ ＣＮＴ１，
ＭＥＭ ＣＮＴ２）が伝播するラインである。
るＣＰＵ、２は複数種のアクセスタイムを持つメモリが
混在して実装されるメモリモジュールである。３はＣＰ
Ｕ１とメモリそして出力ポート４を結ぶアドレス・デー
タバスである。４は本発明にてウェイト制御を実現する
出力ポートである。また、５は出力ポート４を介して出
力されるウェイトプラス信号（ＷＡＩＴ ＰＬＵＳ）
が伝播する制御ライン、６はメモリモジュール２を制御
するメモリ制御回路である。７はＣＰＵ１から出力され
る制御信号（ＣＮＴ１，ＣＮＴ２）が伝播するライン、
８はＣＰＵ１のメモリサイクルにウェイトサイクルを挿
入するレディ信号（ＲＥＡＤＹ ）が伝播するライン、
９はメモリモジュールを制御するためにメモリ制御回路
６から出力されるメモリ制御信号（ＭＥＭ ＣＮＴ１，
ＭＥＭ ＣＮＴ２）が伝播するラインである。
【００１１】図２、及び図３はそれぞれ本発明の実施例
に於ける動作を説明するためのタイミングチャートであ
り、図２はＣＰＵの基本タイミングを示すタイムチャー
ト、図３はＷＡＩＴサイクルが挿入されたタイミングを
示すタイムチャートである。いずれも上から順にＣＰＵ
クロック、アドレス、データ、レディ信号を示す。
に於ける動作を説明するためのタイミングチャートであ
り、図２はＣＰＵの基本タイミングを示すタイムチャー
ト、図３はＷＡＩＴサイクルが挿入されたタイミングを
示すタイムチャートである。いずれも上から順にＣＰＵ
クロック、アドレス、データ、レディ信号を示す。
【００１２】以下、図２、図３のタイミングチャートを
使用して本発明の実施例に於ける動作について説明する
。
使用して本発明の実施例に於ける動作について説明する
。
【００１３】図２に示すタイミングを基本タイミングと
する。
する。
【００１４】ＣＰＵクロック２サイクルでメモリアクセ
スが終了する。
スが終了する。
【００１５】レディ（ＲＥＡＤＹ ）はメモリアクセス
が終了したことを示す信号で負論理の信号である。
が終了したことを示す信号で負論理の信号である。
【００１６】また、レディ信号はＴ２ のサイクルの終
りにＣＰＵ１が調べ、ローレベルでなければ、再度Ｔ２
サイクルの実行を行なう。これがメモリサイクルに１
ウェイト挿入された場合である。
りにＣＰＵ１が調べ、ローレベルでなければ、再度Ｔ２
サイクルの実行を行なう。これがメモリサイクルに１
ウェイト挿入された場合である。
【００１７】１ウェイト挿入されたタイミング図を図３
に示す。
に示す。
【００１８】図２及び図３のそれぞれのタイミングに適
用できる２種類のメモリがメモリモジュール２として実
装の可能性があるものとする。
用できる２種類のメモリがメモリモジュール２として実
装の可能性があるものとする。
【００１９】システム起動時、ＣＰＵ１はメモリモジュ
ール２をアクセスし、図２に示すタイミングを満足して
いるか否かを調べる。
ール２をアクセスし、図２に示すタイミングを満足して
いるか否かを調べる。
【００２０】満足しているならばＣＰＵ１はそのまま処
理を続ける。
理を続ける。
【００２１】又、満足していなければ出力ポート４にア
クセスし、ライン５を介してウェイトプラス信号を出力
させ、メモリ制御回路６が次回のメモリアクセスから図
３のタイミングに従いレディ信号を発生させるように設
定する。
クセスし、ライン５を介してウェイトプラス信号を出力
させ、メモリ制御回路６が次回のメモリアクセスから図
３のタイミングに従いレディ信号を発生させるように設
定する。
【００２２】このとき、出力ポート４は以後のＣＰＵ１
からのアクセスに対して動作しないように設計する。
からのアクセスに対して動作しないように設計する。
【００２３】以上により、２種類のアクセスタイムを持
つメモリモジュール２に対して、起動時にＣＰＵ１がタ
イミングを選択して、動作可とするように設定するもの
である。
つメモリモジュール２に対して、起動時にＣＰＵ１がタ
イミングを選択して、動作可とするように設定するもの
である。
【００２４】尚、本発明の実施例では２種類のアクセス
タイムを持つメモリを例示して説明したが、これを発展
させ、多種類のアクセスタイムのメモリに対しても同様
にウェイトサイクルを挿入して上記実施例と同等の動作
ができる。
タイムを持つメモリを例示して説明したが、これを発展
させ、多種類のアクセスタイムのメモリに対しても同様
にウェイトサイクルを挿入して上記実施例と同等の動作
ができる。
【００２５】
【発明の効果】以上説明のように本発明に従えば、１機
種にて多種類のアクセスタイムを持つメモリ接続に適応
できる。又、同じアクセスタイムのメモリでも性能にば
らつきがあり、性能が劣るメモリが装着された場合、本
発明によりシステム起動時に、その性能を調べ、それに
応じてウェイトサイクルを挿入し、このことにより動作
可となる。
種にて多種類のアクセスタイムを持つメモリ接続に適応
できる。又、同じアクセスタイムのメモリでも性能にば
らつきがあり、性能が劣るメモリが装着された場合、本
発明によりシステム起動時に、その性能を調べ、それに
応じてウェイトサイクルを挿入し、このことにより動作
可となる。
【図１】本発明の実施例によるシステムの構成を示すブ
ロック図。
ロック図。
【図２】図１の実施例に於けるＣＰＵの基本タイミング
を示すタイムチャート。
を示すタイムチャート。
【図３】図１の実施例に於ける１ＷＡＩＴサイクル挿入
のタイミングを示すタイムチャート。
のタイミングを示すタイムチャート。
１…ＣＰＵ、２…メモリモジュール、３…アドレス・デ
ータバス、４…出力ポート、６…メモリ制御回路。
ータバス、４…出力ポート、６…メモリ制御回路。
Claims (1)
- 【請求項１】 異なるアクセスタイムを持つメモリモ
ジュールが実装されるコンピュータシステムに於いて、
前記メモリモジュールを制御するメモリ制御手段と、シ
ステム起動時、前記メモリモジュールのアクセスタイム
を検出する手段と、前記検出手段に基づき、前記メモリ
制御手段に対しメモリサイクルを長くするウェイト信号
を生成する手段とを具備し、前記メモリモジュールに対
するメモリサイクルを制御することを特徴とするコンピ
ュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2643291A JPH04211846A (ja) | 1991-02-20 | 1991-02-20 | コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2643291A JPH04211846A (ja) | 1991-02-20 | 1991-02-20 | コンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04211846A true JPH04211846A (ja) | 1992-08-03 |
Family
ID=12193354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2643291A Pending JPH04211846A (ja) | 1991-02-20 | 1991-02-20 | コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04211846A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6086642A (ja) * | 1983-10-18 | 1985-05-16 | Fujitsu Ltd | メモリ制御情報設定方式 |
| JPS6277659A (ja) * | 1985-09-30 | 1987-04-09 | Toshiba Corp | 記憶装置のデ−タアクセス制御装置 |
-
1991
- 1991-02-20 JP JP2643291A patent/JPH04211846A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6086642A (ja) * | 1983-10-18 | 1985-05-16 | Fujitsu Ltd | メモリ制御情報設定方式 |
| JPS6277659A (ja) * | 1985-09-30 | 1987-04-09 | Toshiba Corp | 記憶装置のデ−タアクセス制御装置 |
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