JPH042127U - - Google Patents

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JPH042127U
JPH042127U JP1990041534U JP4153490U JPH042127U JP H042127 U JPH042127 U JP H042127U JP 1990041534 U JP1990041534 U JP 1990041534U JP 4153490 U JP4153490 U JP 4153490U JP H042127 U JPH042127 U JP H042127U
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Japan
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circuit
pulse
delay
programmable delay
pulse shaping
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JP1990041534U
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Description

【図面の簡単な説明】
第１図は本考案の一実施例による遅延回路の構
成を示す図、第２図は同実施例のプログラマブル
遅延回路の詳細構成を示す図及び第３図は同実施
例のパルス成形回路の別の実施例を示す回路図で
ある。 １１，３１……マイクロ波トランジスタ、１２
，３２……パルストランス、４２……スナツプオ
フダイオード。

Claims (1)

  1. 【実用新案登録請求の範囲】 入力する遅延すべきパルスの立上りを急峻にす
    るパルス成形回路と、このパルス成形回路の出力
    パルスを入力として縦続接続された複数個のプロ
    グラマブル遅延回路と、この最終段のプログラマ
    ブル遅延回路から出力される遅延パルスに対して
    立上りを急峻にし、かつ所定の整合インピーダン
    スで出力するパルス成形回路とを備え、 前記各プラグラマブル遅延回路は、集中定数回
    路式の単位遅延素子が複数個縦続接続されると共
    に、これらの単位遅延素子の各出力端子に、所望
    の遅延時間に対応するプログラム信号に応答して
    選択的に開成する能動型のゲート回路がそれぞれ
    接続されている、ことを特徴とする遅延回路。
JP1990041534U 1990-04-20 1990-04-20 Pending JPH042127U (ja)

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JPH042127U true JPH042127U (ja) 1992-01-09

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50114480U (ja) * 1974-03-04 1975-09-18

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57101477A (en) * 1980-12-17 1982-06-24 Hitachi Ltd Synchronizing signal transmission circuit
JPS6422104A (en) * 1987-07-17 1989-01-25 Elmec Corp Variable delay line
JPH01175023A (ja) * 1987-12-29 1989-07-11 Nec Corp プリンタメモリ制御方式
JPH01295518A (ja) * 1988-05-24 1989-11-29 Fujitsu Ltd 半導体集積遅延回路

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