JPH0786876A - 信号遅延装置 - Google Patents
信号遅延装置Info
- Publication number
- JPH0786876A JPH0786876A JP23132093A JP23132093A JPH0786876A JP H0786876 A JPH0786876 A JP H0786876A JP 23132093 A JP23132093 A JP 23132093A JP 23132093 A JP23132093 A JP 23132093A JP H0786876 A JPH0786876 A JP H0786876A
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Abstract
(57)【要約】
【目的】 所定の遅延量を得る回路を、多量生産が可能
な半導体集積回路で実現し、多種の電子装置に適用する
とともに小型化して実装面積を削減し、そのコスト低減
を図る。 【構成】 端子Ｔ１に入力された信号を、ＭＯＳ型ＦＥ
ＴＭ１〜Ｍ３の導通（オン：ＯＮ）抵抗値とコンデンサ
Ｃ１による時定数に比例した時間だけ遅延して端子Ｔ２
から出力する。この遅延は端子Ｔ３に印加する電圧を変
化させて行う。ＭＯＳ型ＦＥＴＭ１〜Ｍ３の導通（オ
ン：ＯＮ）抵抗値が変化させ、時定数を変化させて、必
要な遅延量（時間）を得る。
な半導体集積回路で実現し、多種の電子装置に適用する
とともに小型化して実装面積を削減し、そのコスト低減
を図る。 【構成】 端子Ｔ１に入力された信号を、ＭＯＳ型ＦＥ
ＴＭ１〜Ｍ３の導通（オン：ＯＮ）抵抗値とコンデンサ
Ｃ１による時定数に比例した時間だけ遅延して端子Ｔ２
から出力する。この遅延は端子Ｔ３に印加する電圧を変
化させて行う。ＭＯＳ型ＦＥＴＭ１〜Ｍ３の導通（オ
ン：ＯＮ）抵抗値が変化させ、時定数を変化させて、必
要な遅延量（時間）を得る。
Description
【０００１】
【産業上の利用分野】本発明は、テレビジョン受像機の
信号遅延処理などに利用し、所定の遅延量を得る回路を
多量生産が可能な半導体集積回路で実現する信号遅延装
置に関する。
信号遅延処理などに利用し、所定の遅延量を得る回路を
多量生産が可能な半導体集積回路で実現する信号遅延装
置に関する。
【０００２】
【従来の技術】従来、電子回路では複数経路における信
号を整合して処理するための信号遅延回路が用いられて
いる。例えば、テレビジョン受像機では、輝度（Ｙ）信
号と色（Ｃ）信号の遅延時間（遅延量）を整合する信号
遅延回路が用いられている。このようなテレビジョン受
像機における信号遅延回路としてディスクリート遅延素
子（遅延線）が用いられている。ＮＴＳＣ方式、ＰＡＬ
方式などの遅延量が相違するテレビジョン受像機に半導
体集積回路の信号遅延回路を用いる場合は、それぞれの
方式に対応できる半導体集積回路の信号遅延回路を作製
して用いることになる。この場合の半導体集積回路の信
号遅延回路はコスト低減に無理があり、結果的に現状の
テレビジョン受像機では遅延線などのディスクリート遅
延素子を用いている。
号を整合して処理するための信号遅延回路が用いられて
いる。例えば、テレビジョン受像機では、輝度（Ｙ）信
号と色（Ｃ）信号の遅延時間（遅延量）を整合する信号
遅延回路が用いられている。このようなテレビジョン受
像機における信号遅延回路としてディスクリート遅延素
子（遅延線）が用いられている。ＮＴＳＣ方式、ＰＡＬ
方式などの遅延量が相違するテレビジョン受像機に半導
体集積回路の信号遅延回路を用いる場合は、それぞれの
方式に対応できる半導体集積回路の信号遅延回路を作製
して用いることになる。この場合の半導体集積回路の信
号遅延回路はコスト低減に無理があり、結果的に現状の
テレビジョン受像機では遅延線などのディスクリート遅
延素子を用いている。
【０００３】
【発明が解決しようとする課題】上記のような従来例の
信号遅延回路は、ディスクリートの遅延素子をＮＴＳＣ
方式、ＰＡＬ方式などの遅延量が相違するテレビジョン
受像機ごとに個別に制作して用いており、コスト低減が
出来ないという欠点がある。
信号遅延回路は、ディスクリートの遅延素子をＮＴＳＣ
方式、ＰＡＬ方式などの遅延量が相違するテレビジョン
受像機ごとに個別に制作して用いており、コスト低減が
出来ないという欠点がある。
【０００４】本発明は、このような従来の技術における
欠点を解決するものであり、所定の遅延量を得る回路が
多量生産が可能な半導体集積回路で実現されて、多種の
電子装置に適用できるとともに、小型化されて実装面積
が削減され、コストを低減できる信号遅延装置の提供を
目的とする。
欠点を解決するものであり、所定の遅延量を得る回路が
多量生産が可能な半導体集積回路で実現されて、多種の
電子装置に適用できるとともに、小型化されて実装面積
が削減され、コストを低減できる信号遅延装置の提供を
目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の信号遅延装置は、入力信号を遅延して出力
し、かつ、印加電圧で導通する際の抵抗値が変化する半
導体素子部と、この半導体素子部の導通時の抵抗値と組
み合わせて時定数を得るコンデンサと、導通時の抵抗値
とコンデンサによる時定数に基づいて入力信号を遅延し
て半導体素子部から出力させるための電圧を半導体素子
部に印加する電圧印加手段とを備えている。
に、本発明の信号遅延装置は、入力信号を遅延して出力
し、かつ、印加電圧で導通する際の抵抗値が変化する半
導体素子部と、この半導体素子部の導通時の抵抗値と組
み合わせて時定数を得るコンデンサと、導通時の抵抗値
とコンデンサによる時定数に基づいて入力信号を遅延し
て半導体素子部から出力させるための電圧を半導体素子
部に印加する電圧印加手段とを備えている。
【０００６】この場合、半導体素子部は、遅延対象の入
力信号が第１及び第２の電界効果トランジスタのソース
に供給され、かつ、第１の電界効果トランジスタのドレ
インと増幅回路の正相入力端が接続されるとともに、こ
の接続点と接地間にコンデンサが接続され、かつ、第２
の電界効果トランジスタのドレインが増幅回路の反転入
力端と第３の電界効果トランジスタのソースに接続され
るとともに、第３の電界効果トランジスタのドレインに
増幅回路の出力端が接続され、第１及び第２並びに第３
の電界効果トランジスタのゲートに、導通時の抵抗値と
コンデンサによる時定数に基づいて入力信号を遅延して
出力するための電圧を電圧印加手段から印加している。
力信号が第１及び第２の電界効果トランジスタのソース
に供給され、かつ、第１の電界効果トランジスタのドレ
インと増幅回路の正相入力端が接続されるとともに、こ
の接続点と接地間にコンデンサが接続され、かつ、第２
の電界効果トランジスタのドレインが増幅回路の反転入
力端と第３の電界効果トランジスタのソースに接続され
るとともに、第３の電界効果トランジスタのドレインに
増幅回路の出力端が接続され、第１及び第２並びに第３
の電界効果トランジスタのゲートに、導通時の抵抗値と
コンデンサによる時定数に基づいて入力信号を遅延して
出力するための電圧を電圧印加手段から印加している。
【０００７】
【作用】このような構成により本発明の信号遅延装置
は、印加電圧で半導体素子部が導通する際の抵抗値とコ
ンデンサによる時定数で入力信号を遅延して出力してい
る。したがって、所定の遅延量を得る回路が多量生産が
可能な半導体集積回路で実現される。この半導体集積回
路の信号遅延回路は多種の電子装置に適用できるととも
に、小型化できるため回路基板に表面実装する際の面積
が削減される。
は、印加電圧で半導体素子部が導通する際の抵抗値とコ
ンデンサによる時定数で入力信号を遅延して出力してい
る。したがって、所定の遅延量を得る回路が多量生産が
可能な半導体集積回路で実現される。この半導体集積回
路の信号遅延回路は多種の電子装置に適用できるととも
に、小型化できるため回路基板に表面実装する際の面積
が削減される。
【０００８】また、この構成の信号遅延回路を複数直列
接続して、必要な大遅延量を容易に達成できるため、例
えば、テレビジョン受像機のＮＴＳＣ方式、ＰＡＬ方式
などの遅延量を一つの半導体集積回路（信号遅延回路）
を使用して実現できる。すなわち、慣用的なディスクリ
ート遅延素子（遅延線）などを用いる必要がなくなり、
コスト低減が可能になる。
接続して、必要な大遅延量を容易に達成できるため、例
えば、テレビジョン受像機のＮＴＳＣ方式、ＰＡＬ方式
などの遅延量を一つの半導体集積回路（信号遅延回路）
を使用して実現できる。すなわち、慣用的なディスクリ
ート遅延素子（遅延線）などを用いる必要がなくなり、
コスト低減が可能になる。
【０００９】
【実施例】次に、本発明の信号遅延装置の実施例を図面
を参照して詳細に説明する。図１は本発明の信号遅延装
置の実施例の構成を示す回路図である。図１において、
端子Ｔ１にＭＯＳ型ＦＥＴＭ１，Ｍ２のソースが接続さ
れ、ＭＯＳ型ＦＥＴＭ１のドレインにはトランジスタＱ
１のベース及びコンデンサＣ１の一端が接続され、か
つ、このコンデンサＣ１の他端が接地されている。ＭＯ
Ｓ型ＦＥＴＭ２のドレインはＭＯＳ型ＦＥＴＭ３のソー
スとトランジスタＱ２のベースに接続されている。トラ
ンジスタＱ２のエミッタはトランジスタＱ１のエミッタ
及び電流源Ｉ２の一端に接続され、かつ、電流源Ｉ２の
他端が接地されている。
を参照して詳細に説明する。図１は本発明の信号遅延装
置の実施例の構成を示す回路図である。図１において、
端子Ｔ１にＭＯＳ型ＦＥＴＭ１，Ｍ２のソースが接続さ
れ、ＭＯＳ型ＦＥＴＭ１のドレインにはトランジスタＱ
１のベース及びコンデンサＣ１の一端が接続され、か
つ、このコンデンサＣ１の他端が接地されている。ＭＯ
Ｓ型ＦＥＴＭ２のドレインはＭＯＳ型ＦＥＴＭ３のソー
スとトランジスタＱ２のベースに接続されている。トラ
ンジスタＱ２のエミッタはトランジスタＱ１のエミッタ
及び電流源Ｉ２の一端に接続され、かつ、電流源Ｉ２の
他端が接地されている。
【００１０】トランジスタＱ１のコレクタは電源Ｖｃｃ
が印加される端子Ｔ４に接続され、トランジスタＱ２の
コレクタは電流源Ｉ１の一端及びトランジスタＱ３のベ
ースに接続されている。電流源Ｉ１の他端は電源Ｖｃｃ
が印加される端子Ｔ４に接続され、またトランジスタＱ
３のコレクタが端子Ｔ４に接続されている。トランジス
タＱ３のエミッタはＭＯＳ型ＦＥＴＭ３のドレインと電
流源Ｉ３の一端と端子Ｔ２に接続され、電流源Ｉ３の他
端が端子Ｔ５を通じて接地され、さらに、ＭＯＳ型ＦＥ
ＴＭ１〜Ｍ３のゲートが、電圧ＶＢが印加される端子Ｔ
３に接続されている。
が印加される端子Ｔ４に接続され、トランジスタＱ２の
コレクタは電流源Ｉ１の一端及びトランジスタＱ３のベ
ースに接続されている。電流源Ｉ１の他端は電源Ｖｃｃ
が印加される端子Ｔ４に接続され、またトランジスタＱ
３のコレクタが端子Ｔ４に接続されている。トランジス
タＱ３のエミッタはＭＯＳ型ＦＥＴＭ３のドレインと電
流源Ｉ３の一端と端子Ｔ２に接続され、電流源Ｉ３の他
端が端子Ｔ５を通じて接地され、さらに、ＭＯＳ型ＦＥ
ＴＭ１〜Ｍ３のゲートが、電圧ＶＢが印加される端子Ｔ
３に接続されている。
【００１１】次に、この実施例の構成における動作につ
いて説明する。図２は図１におけるＭＯＳ型ＦＥＴＭ１
〜Ｍ３を等価的に示した回路図である。図２において、
この回路は能動負荷の高利得増幅器Ａ１で表される。こ
の高利得増幅器Ａ１は、ＭＯＳ型ＦＥＴＭ１の導通（オ
ン：ＯＮ）抵抗値である抵抗器ＲＭ１と、ＭＯＳ型ＦＥ
ＴＭ２の導通（オン：ＯＮ）抵抗値である抵抗器ＲＭ２
と、ＭＯＳ型ＦＥＴＭ３の導通（オン：ＯＮ）抵抗値で
ある抵抗器ＲＭ３と、図１中に示したトランジスタＱ１
〜Ｑ３及び電流源Ｉ１〜Ｉ３とで示される。
いて説明する。図２は図１におけるＭＯＳ型ＦＥＴＭ１
〜Ｍ３を等価的に示した回路図である。図２において、
この回路は能動負荷の高利得増幅器Ａ１で表される。こ
の高利得増幅器Ａ１は、ＭＯＳ型ＦＥＴＭ１の導通（オ
ン：ＯＮ）抵抗値である抵抗器ＲＭ１と、ＭＯＳ型ＦＥ
ＴＭ２の導通（オン：ＯＮ）抵抗値である抵抗器ＲＭ２
と、ＭＯＳ型ＦＥＴＭ３の導通（オン：ＯＮ）抵抗値で
ある抵抗器ＲＭ３と、図１中に示したトランジスタＱ１
〜Ｑ３及び電流源Ｉ１〜Ｉ３とで示される。
【００１２】ここで、ＲＭ１＝ＲＭ３とすると、この等
価回路の利得Ｇは、次式（数１）で表される。
価回路の利得Ｇは、次式（数１）で表される。
【００１３】
【数１】
【００１４】次に、この回路の振幅α（ω）及び位相特
性β（ω）は次式（数２）で表される。
性β（ω）は次式（数２）で表される。
【００１５】
【数２】
【００１６】遅延特性τ（ω）は次式（数３）で表され
る。
る。
【００１７】
【数３】
【００１８】この（数１）〜（数３）から、図１中のＭ
ＯＳ型ＦＥＴＭ１〜Ｍ３を純抵抗の抵抗器ＲＭ１〜ＲＭ
３に置換しても同様の作用、効果が得られることは明ら
かである。したがって、端子Ｔ１に入力された信号はＭ
ＯＳ型ＦＥＴＭ１〜Ｍ３の導通（オン：ＯＮ）抵抗値と
コンデンサＣ１による時定数に比例した時間だけ遅延し
て端子Ｔ２から出力される。この場合、端子Ｔ３に印加
する電圧ＶＢを変化させるとＭＯＳ型ＦＥＴＭ１〜Ｍ３
の導通（オン：ＯＮ）抵抗値が変化する。すなわち、コ
ンデンサＣ１の静電容量との組み合わせによる時定数が
変化するため入力信号を端子Ｔ２から出力する際の遅延
時間（遅延量）を変化させることが出来る。
ＯＳ型ＦＥＴＭ１〜Ｍ３を純抵抗の抵抗器ＲＭ１〜ＲＭ
３に置換しても同様の作用、効果が得られることは明ら
かである。したがって、端子Ｔ１に入力された信号はＭ
ＯＳ型ＦＥＴＭ１〜Ｍ３の導通（オン：ＯＮ）抵抗値と
コンデンサＣ１による時定数に比例した時間だけ遅延し
て端子Ｔ２から出力される。この場合、端子Ｔ３に印加
する電圧ＶＢを変化させるとＭＯＳ型ＦＥＴＭ１〜Ｍ３
の導通（オン：ＯＮ）抵抗値が変化する。すなわち、コ
ンデンサＣ１の静電容量との組み合わせによる時定数が
変化するため入力信号を端子Ｔ２から出力する際の遅延
時間（遅延量）を変化させることが出来る。
【００１９】次に、この信号遅延回路の応用例について
説明する。図３は、この信号遅延回路の応用例を示す回
路図である。この例は図１に示す信号遅延回路を直列接
続して必要な大遅延量を施した出力信号を得るものであ
る。この場合、信号遅延回路への印加電圧を可変して所
定値の遅延量に設定する。
説明する。図３は、この信号遅延回路の応用例を示す回
路図である。この例は図１に示す信号遅延回路を直列接
続して必要な大遅延量を施した出力信号を得るものであ
る。この場合、信号遅延回路への印加電圧を可変して所
定値の遅延量に設定する。
【００２０】図３において、図１に示した信号遅延回路
１０の端子Ｔ１に入力信号が入力され、端子Ｔ２からの
遅延信号が、直列接続された後段の信号遅延回路１０の
端子Ｔ１に入力される。このように複数の信号遅延回路
１０を直列接続して必要な大きな遅延量を得る。この場
合、それぞれの信号遅延回路１０の端子Ｔ３には可変電
圧源１１から電圧ＶＢが印加される。この電圧ＶＢの値
によって、図１をもって説明したように入力信号に所定
の遅延量を施した出力信号が得られる。
１０の端子Ｔ１に入力信号が入力され、端子Ｔ２からの
遅延信号が、直列接続された後段の信号遅延回路１０の
端子Ｔ１に入力される。このように複数の信号遅延回路
１０を直列接続して必要な大きな遅延量を得る。この場
合、それぞれの信号遅延回路１０の端子Ｔ３には可変電
圧源１１から電圧ＶＢが印加される。この電圧ＶＢの値
によって、図１をもって説明したように入力信号に所定
の遅延量を施した出力信号が得られる。
【００２１】このような図３に示す構成は、実例として
ＮＴＳＣ方式、ＰＡＬ方式などのテレビジョン受像機に
おける輝度（Ｙ）信号と色（Ｃ）信号の遅延時間を整合
させる信号遅延回路に適用できる。この場合、ＮＴＳＣ
方式、ＰＡＬ方式などでは、輝度（Ｙ）信号と色（Ｃ）
信号を整合させる遅延量が異なるが、この応用例では半
導体集積回路で構成した信号遅延回路を直列接続し、可
変電圧源から印加電圧を可変してＮＴＳＣ方式、ＰＡＬ
方式などに必要なそれぞれの遅延量に設定できる。した
がって、個々のＮＴＳＣ方式、ＰＡＬ方式などの遅延量
に合わせた半導体集積回路（信号遅延回路）を作製した
り、個別のディスクリート遅延素子（遅延線）を用いる
必要がなくなり、汎用性が向上してコスト低減が可能に
なる。
ＮＴＳＣ方式、ＰＡＬ方式などのテレビジョン受像機に
おける輝度（Ｙ）信号と色（Ｃ）信号の遅延時間を整合
させる信号遅延回路に適用できる。この場合、ＮＴＳＣ
方式、ＰＡＬ方式などでは、輝度（Ｙ）信号と色（Ｃ）
信号を整合させる遅延量が異なるが、この応用例では半
導体集積回路で構成した信号遅延回路を直列接続し、可
変電圧源から印加電圧を可変してＮＴＳＣ方式、ＰＡＬ
方式などに必要なそれぞれの遅延量に設定できる。した
がって、個々のＮＴＳＣ方式、ＰＡＬ方式などの遅延量
に合わせた半導体集積回路（信号遅延回路）を作製した
り、個別のディスクリート遅延素子（遅延線）を用いる
必要がなくなり、汎用性が向上してコスト低減が可能に
なる。
【００２２】
【発明の効果】以上の説明から明らかなように、本発明
の信号遅延装置は、印加電圧で半導体素子が導通する際
の抵抗値とコンデンサによる時定数で入力信号を遅延し
て出力しているので、所定の遅延量を得る回路が多量生
産が可能な半導体集積回路で実現でき、多種の電子装置
に適用できるとともに、小型化もできるため回路基板に
表面実装する際の面積を削減できるという効果を有す
る。
の信号遅延装置は、印加電圧で半導体素子が導通する際
の抵抗値とコンデンサによる時定数で入力信号を遅延し
て出力しているので、所定の遅延量を得る回路が多量生
産が可能な半導体集積回路で実現でき、多種の電子装置
に適用できるとともに、小型化もできるため回路基板に
表面実装する際の面積を削減できるという効果を有す
る。
【００２３】また、この構成の信号遅延回路を複数直列
接続して、必要な大遅延量を容易に達成できるため、例
えば、テレビジョン受像機のＮＴＳＣ方式、ＰＡＬ方式
などの遅延量を一つの半導体集積回路（信号遅延回路）
を使用して実現でき、慣用的なディスクリート遅延素子
（遅延線）などを用いる必要がなくなり、コスト低減が
可能になるという効果を有する。
接続して、必要な大遅延量を容易に達成できるため、例
えば、テレビジョン受像機のＮＴＳＣ方式、ＰＡＬ方式
などの遅延量を一つの半導体集積回路（信号遅延回路）
を使用して実現でき、慣用的なディスクリート遅延素子
（遅延線）などを用いる必要がなくなり、コスト低減が
可能になるという効果を有する。
【図１】本発明の信号遅延装置の実施例の構成を示す回
路図である。
路図である。
【図２】図１におけるＭＯＳ型ＦＥＴＭ１〜Ｍ３を等価
的に示した回路図である。
的に示した回路図である。
【図３】実施例にあって応用例を示す回路図である。
１０…信号遅延回路 １１…可変電圧
源 Ｃ１…コンデンサ Ｉ１〜Ｉ３…電
流源 Ｍ１〜Ｍ３…ＭＯＳ型ＦＥＴ Ｑ１〜Ｑ３…ト
ランジスタ Ｔ１〜Ｔ５…端子 Ｖｃｃ…電源
源 Ｃ１…コンデンサ Ｉ１〜Ｉ３…電
流源 Ｍ１〜Ｍ３…ＭＯＳ型ＦＥＴ Ｑ１〜Ｑ３…ト
ランジスタ Ｔ１〜Ｔ５…端子 Ｖｃｃ…電源
Claims (2)
- 【請求項１】 入力信号を遅延して出力し、かつ、印加
電圧で導通する際の抵抗値が変化する半導体素子部と、
この半導体素子部の導通時の抵抗値と組み合わせて時定
数を得るコンデンサと、前記導通時の抵抗値とコンデン
サによる時定数に基づいて前記入力信号を遅延して前記
半導体素子部から出力させるための電圧を前記半導体素
子部に印加する電圧印加手段とを備える信号遅延装置。 - 【請求項２】 半導体素子部は、遅延対象の入力信号が
第１及び第２の電界効果トランジスタのソースに供給さ
れ、かつ、前記第１の電界効果トランジスタのドレイン
と増幅回路の正相入力端が接続されるとともに、この接
続点と接地間にコンデンサが接続され、かつ、前記第２
の電界効果トランジスタのドレインが前記増幅回路の反
転入力端と第３の電界効果トランジスタのソースに接続
されるとともに、第３の電界効果トランジスタのドレイ
ンに前記増幅回路の出力端が接続され、前記第１及び第
２並びに第３の電界効果トランジスタのゲートに、導通
時の抵抗値と前記コンデンサによる時定数に基づいて前
記入力信号を遅延して出力するための電圧を電圧印加手
段から印加することを特徴とする請求項１記載の信号遅
延装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23132093A JPH0786876A (ja) | 1993-09-17 | 1993-09-17 | 信号遅延装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23132093A JPH0786876A (ja) | 1993-09-17 | 1993-09-17 | 信号遅延装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786876A true JPH0786876A (ja) | 1995-03-31 |
Family
ID=16921790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23132093A Withdrawn JPH0786876A (ja) | 1993-09-17 | 1993-09-17 | 信号遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786876A (ja) |
-
1993
- 1993-09-17 JP JP23132093A patent/JPH0786876A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |