JPH01201964A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01201964A JPH01201964A JP63026147A JP2614788A JPH01201964A JP H01201964 A JPH01201964 A JP H01201964A JP 63026147 A JP63026147 A JP 63026147A JP 2614788 A JP2614788 A JP 2614788A JP H01201964 A JPH01201964 A JP H01201964A
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- JP
- Japan
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- polysilicon
- oxide film
- source
- layer
- film
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- Pending
Links
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 32
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置、詳しくは選択拡散層を有するＭ
Ｏ８形大規模集積回路の構造に関するものである。
Ｏ８形大規模集積回路の構造に関するものである。
従来の技術
以下に従来のＭＯＳの構造について説明する。
第３図は従来のＭＯ３構造の断面図である。図中、１は
半導体基板、２は選択拡散領域、３はフィールド酸化膜
、４はゲート酸化膜、５は層間絶縁膜、６はポリシリコ
ンゲート、７はアルミニウム配線である。ＭＯ８形大規
模集積回路は、まず、半導体基板１上に薄い酸化膜およ
びＳｉ３Ｎ４膜を積層成長させ、これらの積層に選択拡
散領域パターンを形成する。次に、フィールド酸化膜３
を形成した後、酸化膜・Ｓｉ３Ｎ４膜を除去し、ゲート
酸化膜４及びゲート用ポリシリコンロの成長を行う。こ
こでポリシリコンロのパターンを形成し、ソース・トレ
イン２形成を行い、層間絶縁酸化膜５の成長後、コンタ
クト窓を形成する。次に、アルミニウム蒸着及び電極７
にパターン形成する。最終的には、保護膜形成をして、
最後にボンディング用パッド形成を行う。
半導体基板、２は選択拡散領域、３はフィールド酸化膜
、４はゲート酸化膜、５は層間絶縁膜、６はポリシリコ
ンゲート、７はアルミニウム配線である。ＭＯ８形大規
模集積回路は、まず、半導体基板１上に薄い酸化膜およ
びＳｉ３Ｎ４膜を積層成長させ、これらの積層に選択拡
散領域パターンを形成する。次に、フィールド酸化膜３
を形成した後、酸化膜・Ｓｉ３Ｎ４膜を除去し、ゲート
酸化膜４及びゲート用ポリシリコンロの成長を行う。こ
こでポリシリコンロのパターンを形成し、ソース・トレ
イン２形成を行い、層間絶縁酸化膜５の成長後、コンタ
クト窓を形成する。次に、アルミニウム蒸着及び電極７
にパターン形成する。最終的には、保護膜形成をして、
最後にボンディング用パッド形成を行う。
この従来のＭＯ３構造によれば、製造工程を管理するた
めに、製造工程中においてトランジスタ特性を測定する
ためには、ゲート・ソース・ドレイン・基板の全てに、
電圧を印加するための電極端子が必要である。しかし上
記の構造によると、各電極端子の引き出しは、アルミニ
ウム配線時に形成されることになる。したがって トラ
ンジスタ特性の測定は、アルミニウムの配線パターン形
成後に行わざるを得ない。
めに、製造工程中においてトランジスタ特性を測定する
ためには、ゲート・ソース・ドレイン・基板の全てに、
電圧を印加するための電極端子が必要である。しかし上
記の構造によると、各電極端子の引き出しは、アルミニ
ウム配線時に形成されることになる。したがって トラ
ンジスタ特性の測定は、アルミニウムの配線パターン形
成後に行わざるを得ない。
発明が解決しようとする課題
従来のＭＯＳトランジスタの構造によると、半導体基板
−酸化膜成長−Ｓｉ３Ｎ４成長−フイールド酸化−ゲー
ト酸化膜成長−ボリシリコン成長−ソース・トレイン形
成−３ｉ０２成長−コンタクト窓形成−アルミニウム配
線パターン形成という多くの工程を経てから、トランジ
スタ特性の測定を行わなければならないので、測定まで
の時間がかかる。
−酸化膜成長−Ｓｉ３Ｎ４成長−フイールド酸化−ゲー
ト酸化膜成長−ボリシリコン成長−ソース・トレイン形
成−３ｉ０２成長−コンタクト窓形成−アルミニウム配
線パターン形成という多くの工程を経てから、トランジ
スタ特性の測定を行わなければならないので、測定まで
の時間がかかる。
また、工程が長いためにコストがかかるという問題があ
る。
る。
本発明は、前記の問題点に対しもっと早い工程段階、す
なわち、ポリシリコンを成長させ、ポリシリコンパター
ンを形成した段階において、トランジスタ特性及びその
他の電気的特性を測定することができる構造を形成する
ことを目的としている。
なわち、ポリシリコンを成長させ、ポリシリコンパター
ンを形成した段階において、トランジスタ特性及びその
他の電気的特性を測定することができる構造を形成する
ことを目的としている。
課題を解決するための手段
この目的を達成するために、本発明の半導体装置は半導
体基板上に、ソース・ドレイン拡散層と上記拡散層上に
酸化膜をはさんで形成したポリシリコン層との間にコン
タクト穴を設けて電気的に接続することにより、電気的
に製造工程を管理するデバイスのすへての電極端子を、
上記ポリシリコンによって形成し、電気的に上記デバイ
スの特性を測定可能にした構造を有している。
体基板上に、ソース・ドレイン拡散層と上記拡散層上に
酸化膜をはさんで形成したポリシリコン層との間にコン
タクト穴を設けて電気的に接続することにより、電気的
に製造工程を管理するデバイスのすへての電極端子を、
上記ポリシリコンによって形成し、電気的に上記デバイ
スの特性を測定可能にした構造を有している。
作用
この構造によって、ポリシリコンパターンを形成した段
階でトランジスタ特性及びその他の電気特性を測定する
ことができ、測定までにかかる時間ならびにコストを軽
減することができる。
階でトランジスタ特性及びその他の電気特性を測定する
ことができ、測定までにかかる時間ならびにコストを軽
減することができる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は本発明におけるＭＯＳトランジスタの構造を示
すものである。第１図において、１は半導体基板、２は
ソース・トレイン拡散層、３はフィールド酸化膜、４は
ゲート酸化膜、６はポリシリコンを表している。
すものである。第１図において、１は半導体基板、２は
ソース・トレイン拡散層、３はフィールド酸化膜、４は
ゲート酸化膜、６はポリシリコンを表している。
ここで実施例のＭＯＳ トランジスタの製造工程につい
て説明すると、ます、半導体基板１上に酸化膜を成長さ
せ、Ｓｉ３Ｎ４膜成長を行い、選択拡散領域パターンを
形成する。次に、フィールド酸化膜３の形成後、酸化膜
・Ｓｉ３Ｎ４膜を除去し、ゲート酸化膜４の成長及びポ
リシリコンロの成長を行う。この時、選択酸化領域とポ
リシリコン層６との間のゲート酸化膜４にコンタクト穴
を設けてお（。そしてポリシリコンパターン形成、ソー
ス・トレイン２の形成を行う。
て説明すると、ます、半導体基板１上に酸化膜を成長さ
せ、Ｓｉ３Ｎ４膜成長を行い、選択拡散領域パターンを
形成する。次に、フィールド酸化膜３の形成後、酸化膜
・Ｓｉ３Ｎ４膜を除去し、ゲート酸化膜４の成長及びポ
リシリコンロの成長を行う。この時、選択酸化領域とポ
リシリコン層６との間のゲート酸化膜４にコンタクト穴
を設けてお（。そしてポリシリコンパターン形成、ソー
ス・トレイン２の形成を行う。
上記のようにコンタクト穴を設けることにより、ポリシ
リコン層６とソース・ドレイン層２との間を電気的に接
続することができ、そのポリシリコンロを電気的に製造
工程を管理するための電極端子とすることができる。こ
の電極端子に電圧を印加することにより、ゲート・ソー
ス・トレイン・基板間の電流を測定することが可能にな
る。
リコン層６とソース・ドレイン層２との間を電気的に接
続することができ、そのポリシリコンロを電気的に製造
工程を管理するための電極端子とすることができる。こ
の電極端子に電圧を印加することにより、ゲート・ソー
ス・トレイン・基板間の電流を測定することが可能にな
る。
第２図は本発明の他の実施例の拡散層による抵抗の構造
を示すものである。
を示すものである。
第２図において、■はＮ形シリコン基板、２はＰ形波散
層抵抗領域、３はフィールド酸化膜、６はポリシリコン
を表している。
層抵抗領域、３はフィールド酸化膜、６はポリシリコン
を表している。
ここで本実施例の製造工程について説明すると、まずＮ
形シリコン基板１上に酸化膜を成長させ、Ｓｉ３Ｎ４膜
成長を行い、フィールド酸化後コンタクト穴を形成して
Ｐ水拡散層２の形成を行う。ここでＳｉ３Ｎ４膜を除去
しポリシリコンロを形成する。
形シリコン基板１上に酸化膜を成長させ、Ｓｉ３Ｎ４膜
成長を行い、フィールド酸化後コンタクト穴を形成して
Ｐ水拡散層２の形成を行う。ここでＳｉ３Ｎ４膜を除去
しポリシリコンロを形成する。
このポリシリコンロを電極端子として、電圧を印加し抵
抗に流れる電流値を測定することができる。
抗に流れる電流値を測定することができる。
以上のように、本実施例によれば、拡散層とポリシリコ
ン層との間にコンタクト窓を形成するこさにより、ポリ
シリコン形成の段階で抵抗の電流値を測定し、製造工程
の管理を行うことができる。
ン層との間にコンタクト窓を形成するこさにより、ポリ
シリコン形成の段階で抵抗の電流値を測定し、製造工程
の管理を行うことができる。
発明の効果
本発明によれば、ソース・トレ・イン拡散層上にコンタ
クト穴を形成することにより、同コンタクト穴からフィ
ールド酸化膜上に延びるポリシリコンを形成してそれら
を電気的に接続し、上記ポリ−〇 − シリコンを電極としてトランジスタ特性及びその他の電
気特性を、ポリシリコンパターン形成の段階で測定する
ことかできる。このため、特性測定までにかかる時間及
びコストを軽減することができるという効果が得られる
。
クト穴を形成することにより、同コンタクト穴からフィ
ールド酸化膜上に延びるポリシリコンを形成してそれら
を電気的に接続し、上記ポリ−〇 − シリコンを電極としてトランジスタ特性及びその他の電
気特性を、ポリシリコンパターン形成の段階で測定する
ことかできる。このため、特性測定までにかかる時間及
びコストを軽減することができるという効果が得られる
。
第１図は本発明の一実施例におけるＭＯＳトランジスタ
の構造の断面図、第２図は本発明の一実施例における抵
抗の断面図、第３図は従来のＭＯＳトランジスタの断面
図である。 １・・・・・・半導体基板、２・・・・・・選択拡散領
域（ソース・トレイン）、３・・・・・フィールド酸化
膜、４・・・・・・ゲート酸化膜、５・・・・・・絶縁
膜、６・・・・・・ポリシリコン。
の構造の断面図、第２図は本発明の一実施例における抵
抗の断面図、第３図は従来のＭＯＳトランジスタの断面
図である。 １・・・・・・半導体基板、２・・・・・・選択拡散領
域（ソース・トレイン）、３・・・・・フィールド酸化
膜、４・・・・・・ゲート酸化膜、５・・・・・・絶縁
膜、６・・・・・・ポリシリコン。
Claims (1)
- 半導体基板中の拡散層と、上記拡散層上の酸化膜に形
成したコンタクト穴を介して、電気的に接続したポリシ
リコンの電極端子とを備えたことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026147A JPH01201964A (ja) | 1988-02-05 | 1988-02-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026147A JPH01201964A (ja) | 1988-02-05 | 1988-02-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01201964A true JPH01201964A (ja) | 1989-08-14 |
Family
ID=12185432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63026147A Pending JPH01201964A (ja) | 1988-02-05 | 1988-02-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01201964A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6309898B1 (en) | 1999-07-26 | 2001-10-30 | Nec Corporation | Method for manufacturing semiconductor device capable of improving manufacturing yield |
| JP2021106219A (ja) * | 2019-12-26 | 2021-07-26 | 株式会社デンソー | 窒化物半導体装置の製造方法 |
-
1988
- 1988-02-05 JP JP63026147A patent/JPH01201964A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6309898B1 (en) | 1999-07-26 | 2001-10-30 | Nec Corporation | Method for manufacturing semiconductor device capable of improving manufacturing yield |
| US6414336B2 (en) | 1999-07-26 | 2002-07-02 | Nec Corporation | Semiconductor device capable of improving manufacturing |
| JP2021106219A (ja) * | 2019-12-26 | 2021-07-26 | 株式会社デンソー | 窒化物半導体装置の製造方法 |
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