JPH04213857A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04213857A JPH04213857A JP2401239A JP40123990A JPH04213857A JP H04213857 A JPH04213857 A JP H04213857A JP 2401239 A JP2401239 A JP 2401239A JP 40123990 A JP40123990 A JP 40123990A JP H04213857 A JPH04213857 A JP H04213857A
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- Japan
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- trench
- silicon carbide
- semiconductor substrate
- silicon
- silicon oxide
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- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関する。近年のコンピュータには，より高速でよ
り集積度の高いＬＳＩが求められている。高速・高集積
度のＬＳＩを製造するためには，各素子間の素子分離が
重要となり，溝（トレンチ）を用いた分離が一般的にな
ってきている。しかし，素子間分離層の形状や工程によ
っては結晶欠陥の発生があり，これを抑制する必要があ
る。
方法に関する。近年のコンピュータには，より高速でよ
り集積度の高いＬＳＩが求められている。高速・高集積
度のＬＳＩを製造するためには，各素子間の素子分離が
重要となり，溝（トレンチ）を用いた分離が一般的にな
ってきている。しかし，素子間分離層の形状や工程によ
っては結晶欠陥の発生があり，これを抑制する必要があ
る。
【従来の技術】図４（ａ）， （ｂ）は従来の素子間分
離層形成の説明図で， １は半導体基体，２は素子間分
離膜，４はシリコン窒化膜，８は酸化シリコン膜，１４
はポリシリコンの埋込み体， １５は酸化シリコン層を
表す。素子間分離膜２とシリコン窒化膜４の形成された
半導体基体１にトレンチを形成し，そのトレンチの内壁
を酸化して酸化シリコン膜８を形成する。その後，トレ
ンチ７をポリシリコンで埋込み，トレンチ７外にはみ出
たポリシリコンおよびシリコン窒化膜４上のポリシリコ
ンの部分は研磨して除去し，ポリシリコンの埋込み体１
４を形成する（図４（ａ））。それから，ポリシリコン
の埋込み体１４の上部を酸化して，酸化シリコン層１５
を形成する（図４（ｂ））。この時，ポリシリコンの埋
込み体１４の上部は酸化によりＳｉがＳｉＯ２ になる
ため４５％もの体積膨張が生じ，半導体基体１に対して
大きな圧縮応力を与えてしまう。圧縮応力があると結晶
欠陥が生じやすく，トランジスタのリーク電流の発生原
因となる。
離層形成の説明図で， １は半導体基体，２は素子間分
離膜，４はシリコン窒化膜，８は酸化シリコン膜，１４
はポリシリコンの埋込み体， １５は酸化シリコン層を
表す。素子間分離膜２とシリコン窒化膜４の形成された
半導体基体１にトレンチを形成し，そのトレンチの内壁
を酸化して酸化シリコン膜８を形成する。その後，トレ
ンチ７をポリシリコンで埋込み，トレンチ７外にはみ出
たポリシリコンおよびシリコン窒化膜４上のポリシリコ
ンの部分は研磨して除去し，ポリシリコンの埋込み体１
４を形成する（図４（ａ））。それから，ポリシリコン
の埋込み体１４の上部を酸化して，酸化シリコン層１５
を形成する（図４（ｂ））。この時，ポリシリコンの埋
込み体１４の上部は酸化によりＳｉがＳｉＯ２ になる
ため４５％もの体積膨張が生じ，半導体基体１に対して
大きな圧縮応力を与えてしまう。圧縮応力があると結晶
欠陥が生じやすく，トランジスタのリーク電流の発生原
因となる。
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，半導体基体に対する応力を低減できる構造の素子
間分離層およびその製造方法を提供することを目的とす
る。
鑑み，半導体基体に対する応力を低減できる構造の素子
間分離層およびその製造方法を提供することを目的とす
る。
【課題を解決するための手段】図１は本発明の素子間分
離層の説明図であり，図２，図３は実施例を説明するた
めの工程順断面図である。上記課題は，半導体基体（１
） にうがたれたトレンチ１内壁を覆う酸化シリコン膜
８と， 該トレンチ７を埋込む炭化けい素の埋込み体９
と， 該炭化けい素の埋込み体９の上面を覆う酸化シリ
コン層１０とからなる素子間分離層を有する半導体装置
によって解決される。また，素子間分離層を有する半導
体装置の製造方法であって，半導体基体１に素子間分離
膜２を形成する工程と， 該素子間分離膜２上に窒化シ
リコン膜４を形成する工程と， 該窒化シリコン膜４と
該素子間分離膜２の一部をエッチングして，該半導体基
体１の表面を露出する開口６を形成する工程と， 該開
口６から異方性エッチングにより該半導体基体１をエッ
チングして， トレンチ７を形成する工程と， 該トレ
ンチ７の内壁を酸化して該内壁を酸化シリコン膜８で覆
う工程と， 全面に炭化けい素を被着して該トレンチ７
を炭化けい素で埋込んだ後， 研磨により該トレンチ７
内部のみに炭化けい素を残し， 炭化けい素の埋込み体
９を形成する工程と， 該炭化けい素の埋込み体９の上
部を酸化して酸化シリコン層１０を形成する工程とを有
する半導体装置の製造方法によって解決される。
離層の説明図であり，図２，図３は実施例を説明するた
めの工程順断面図である。上記課題は，半導体基体（１
） にうがたれたトレンチ１内壁を覆う酸化シリコン膜
８と， 該トレンチ７を埋込む炭化けい素の埋込み体９
と， 該炭化けい素の埋込み体９の上面を覆う酸化シリ
コン層１０とからなる素子間分離層を有する半導体装置
によって解決される。また，素子間分離層を有する半導
体装置の製造方法であって，半導体基体１に素子間分離
膜２を形成する工程と， 該素子間分離膜２上に窒化シ
リコン膜４を形成する工程と， 該窒化シリコン膜４と
該素子間分離膜２の一部をエッチングして，該半導体基
体１の表面を露出する開口６を形成する工程と， 該開
口６から異方性エッチングにより該半導体基体１をエッ
チングして， トレンチ７を形成する工程と， 該トレ
ンチ７の内壁を酸化して該内壁を酸化シリコン膜８で覆
う工程と， 全面に炭化けい素を被着して該トレンチ７
を炭化けい素で埋込んだ後， 研磨により該トレンチ７
内部のみに炭化けい素を残し， 炭化けい素の埋込み体
９を形成する工程と， 該炭化けい素の埋込み体９の上
部を酸化して酸化シリコン層１０を形成する工程とを有
する半導体装置の製造方法によって解決される。
【作用】炭化けい素は酸化により酸化シリコンとなる時
，体積は１〜１．０５倍程度となり，形状はほとんど変
化しない。したがって，トレンチ７内の炭化けい素の埋
込み体９は，その上部が酸化されて酸化シリコン層１０
になったとしても体積変化も形状変化も生じない。した
がって， 素子間分離層の埋込み体９に炭化けい素を使
用すれば，それを酸化して酸化シリコンとする時，半導
体基体１に圧縮応力あるいは引張応力を発生させること
がない。また，素子間分離膜２上に窒化シリコン膜４を
形成しておけば，トレンチ７を埋込んでさらに余分に堆
積した炭化けい素を研磨する時，窒化シリコン膜４の膜
面で研磨が止まるので，炭化けい素をトレンチ７内部の
みに残るようにすることができる。
，体積は１〜１．０５倍程度となり，形状はほとんど変
化しない。したがって，トレンチ７内の炭化けい素の埋
込み体９は，その上部が酸化されて酸化シリコン層１０
になったとしても体積変化も形状変化も生じない。した
がって， 素子間分離層の埋込み体９に炭化けい素を使
用すれば，それを酸化して酸化シリコンとする時，半導
体基体１に圧縮応力あるいは引張応力を発生させること
がない。また，素子間分離膜２上に窒化シリコン膜４を
形成しておけば，トレンチ７を埋込んでさらに余分に堆
積した炭化けい素を研磨する時，窒化シリコン膜４の膜
面で研磨が止まるので，炭化けい素をトレンチ７内部の
みに残るようにすることができる。
【実施例】図２（ａ） 〜（ｄ）， 図３（ｅ） 〜
（ｇ） は実施例を示す工程順断面図で，以下これらの
図を参照しながら説明する。 図２（ａ） 参照Ｐ−Ｓｉの半導体基板１Ａを用い，Ｎ
＋ −Ｓｉの埋込み層１Ｂ， Ｎ−Ｓｉのエピタキシャ
ル層１Ｃを形成する。半導体基板１Ａ，埋込み層１Ｂ，
エピタキシャル層１Ｃは半導体基体１を構成する。通
常のＬＯＣＯＳ工程により，厚さが，例えば６０００Å
のＳｉＯ２ の素子間分離膜２を形成する。 図２（ｂ） 参照素子領域に厚さが例えば５００ Åの
熱酸化膜３を形成した後，ＣＶＤ法により厚さが例えば
２０００Åのシリコン窒化膜４，厚さが例えば１μｍの
ＰＳＧ膜５を順次堆積する。 図２（ｃ） 参照素子間分離膜２上に開口を有するレジ
ストマスクをＰＳＧ膜５上に形成し（図示せず），その
開口からＰＳＧ膜５，シリコン窒化膜４，素子間分離膜
２を異方性エッチングにより除去し，エピタキシャル層
１Ｃ表面を露出するする開口６を形成する。エッチング
ガスとして，例えばＣＦ４ あるいはＣＨＦ３ を用い
る。 図２（ｄ） 参照開口６から異方性エッチングによりエ
ピタキシャル層１Ｃ，埋込み層１Ｂ， 半導体基板１Ａ
の一部を除去し，幅が例えば１μｍ，深さが例えば４〜
５μｍのトレンチ７を形成する。エッチングガスとして
，ＳｉＣｌ４ ，ＨＢｒ，ハロゲンガス等を用いる。こ
の時，ＰＳＧ膜５も一部エッチングされる。１０００℃
のウエット酸化により， トレンチ７の内壁を酸化し，
トレンチ７の内壁を覆う厚さが例えば３０００Åの酸化
シリコン膜８ を形成する。 図３（ｅ） 参照ＰＳＧ膜５を除去した後，ＣＶＤ法に
より全面に厚さが例えば２μｍの炭化けい素（ＳｉＣ）
を堆積する。炭化けい素はトレンチ７を埋め込み，さら
にシリコン窒化膜４上にも堆積し，トレンチ７外にも溢
れ出る。研磨によりシリコン窒化膜４上の炭化けい素を
除去し，トレンチ７内部のみに炭化けい素を残す。かく
してトレンチ７内部に炭化けい素の埋込み体９が形成さ
れる。シリコン窒化膜４は堆積した炭化けい素より固く
て研磨されにくいので，シリコン窒化膜４上面が露出し
たところで炭化けい素の研磨を終了することができる。 トレンチ７内部の炭化けい素の埋込み体９表面はシリコ
ン窒化膜４上面より少し沈み込む。 図３（ｆ） 参照１０００℃のウエット酸化により，
炭化けい素の埋込み体９の上部を酸化して，厚さが約１
５００Åの酸化シリコン層１０を形成する。なお， 炭
化けい素の酸化速度は，Ｓｉ（１１１）面の酸化速度の
１／４〜１／５であった。その後，シリコン窒化膜４を
燐酸によりエッチングして除去する。このようにして，
素子間分離層が形成された。 図３（ｇ） 参照その後，素子間分離層で隔てられた素
子形成領域に，通常の方法により，コレクタ領域１１，
エミッタ領域１２， ベース領域１３， コレクタ電
極Ｃ， エミッタ電極Ｅ，ベース電極Ｂを形成した。リ
ーク電流の発生はみられなかった。なお，トレンチ７の
内壁を酸化し，トレンチ７の内壁を覆う酸化シリコン膜
８を形成した後，炭化けい素の埋込み体を形成する前に
ＣＶＤ法により全面にシリコン窒化膜を付加するように
すれば，研磨時の炭化けい素の埋込み体の沈み込みを小
さくすることができる。
（ｇ） は実施例を示す工程順断面図で，以下これらの
図を参照しながら説明する。 図２（ａ） 参照Ｐ−Ｓｉの半導体基板１Ａを用い，Ｎ
＋ −Ｓｉの埋込み層１Ｂ， Ｎ−Ｓｉのエピタキシャ
ル層１Ｃを形成する。半導体基板１Ａ，埋込み層１Ｂ，
エピタキシャル層１Ｃは半導体基体１を構成する。通
常のＬＯＣＯＳ工程により，厚さが，例えば６０００Å
のＳｉＯ２ の素子間分離膜２を形成する。 図２（ｂ） 参照素子領域に厚さが例えば５００ Åの
熱酸化膜３を形成した後，ＣＶＤ法により厚さが例えば
２０００Åのシリコン窒化膜４，厚さが例えば１μｍの
ＰＳＧ膜５を順次堆積する。 図２（ｃ） 参照素子間分離膜２上に開口を有するレジ
ストマスクをＰＳＧ膜５上に形成し（図示せず），その
開口からＰＳＧ膜５，シリコン窒化膜４，素子間分離膜
２を異方性エッチングにより除去し，エピタキシャル層
１Ｃ表面を露出するする開口６を形成する。エッチング
ガスとして，例えばＣＦ４ あるいはＣＨＦ３ を用い
る。 図２（ｄ） 参照開口６から異方性エッチングによりエ
ピタキシャル層１Ｃ，埋込み層１Ｂ， 半導体基板１Ａ
の一部を除去し，幅が例えば１μｍ，深さが例えば４〜
５μｍのトレンチ７を形成する。エッチングガスとして
，ＳｉＣｌ４ ，ＨＢｒ，ハロゲンガス等を用いる。こ
の時，ＰＳＧ膜５も一部エッチングされる。１０００℃
のウエット酸化により， トレンチ７の内壁を酸化し，
トレンチ７の内壁を覆う厚さが例えば３０００Åの酸化
シリコン膜８ を形成する。 図３（ｅ） 参照ＰＳＧ膜５を除去した後，ＣＶＤ法に
より全面に厚さが例えば２μｍの炭化けい素（ＳｉＣ）
を堆積する。炭化けい素はトレンチ７を埋め込み，さら
にシリコン窒化膜４上にも堆積し，トレンチ７外にも溢
れ出る。研磨によりシリコン窒化膜４上の炭化けい素を
除去し，トレンチ７内部のみに炭化けい素を残す。かく
してトレンチ７内部に炭化けい素の埋込み体９が形成さ
れる。シリコン窒化膜４は堆積した炭化けい素より固く
て研磨されにくいので，シリコン窒化膜４上面が露出し
たところで炭化けい素の研磨を終了することができる。 トレンチ７内部の炭化けい素の埋込み体９表面はシリコ
ン窒化膜４上面より少し沈み込む。 図３（ｆ） 参照１０００℃のウエット酸化により，
炭化けい素の埋込み体９の上部を酸化して，厚さが約１
５００Åの酸化シリコン層１０を形成する。なお， 炭
化けい素の酸化速度は，Ｓｉ（１１１）面の酸化速度の
１／４〜１／５であった。その後，シリコン窒化膜４を
燐酸によりエッチングして除去する。このようにして，
素子間分離層が形成された。 図３（ｇ） 参照その後，素子間分離層で隔てられた素
子形成領域に，通常の方法により，コレクタ領域１１，
エミッタ領域１２， ベース領域１３， コレクタ電
極Ｃ， エミッタ電極Ｅ，ベース電極Ｂを形成した。リ
ーク電流の発生はみられなかった。なお，トレンチ７の
内壁を酸化し，トレンチ７の内壁を覆う酸化シリコン膜
８を形成した後，炭化けい素の埋込み体を形成する前に
ＣＶＤ法により全面にシリコン窒化膜を付加するように
すれば，研磨時の炭化けい素の埋込み体の沈み込みを小
さくすることができる。
【発明の効果】以上説明したように，本発明のように素
子間分離層を形成すれば，半導体基体の素子形成領域に
おいて結晶欠陥の発生が低減され，リーク電流を減少で
きるという効果を奏し，トランジスタの高性能化，高集
積化に寄与できる。
子間分離層を形成すれば，半導体基体の素子形成領域に
おいて結晶欠陥の発生が低減され，リーク電流を減少で
きるという効果を奏し，トランジスタの高性能化，高集
積化に寄与できる。
【図１】本発明の素子間分離層の説明図である。
【図２】（ａ） 〜（ｄ） は実施例を示す工程順断面
図（その１）である。
図（その１）である。
【図３】（ｅ） 〜（ｇ） は実施例を示す工程順断面
図（その２）である。
図（その２）である。
【図４】（ａ）， （ｂ）は従来の素子間分離層形成の
説明図である。
説明図である。
１Ａは半導体基体であって半導体基板
１Ｂは半導体基体であって埋込み層
１Ｃは半導体基体であってエピタキシャル層２は素子間
分離膜 ３は熱酸化膜 ４はシリコン窒化膜 ５はＰＳＧ膜 ６は開口 ７はトレンチ ８は酸化シリコン膜 ９は炭化けい素の埋込み体 １０は酸化シリコン層 １１はコレクタ領域 １２はエミッタ領域 １３はベース領域 １４はポリシリコンの埋込み体 １５は酸化シリコン層 Ｃはコレクタ電極 Ｅはエミッタ電極 Ｂはベース電極
分離膜 ３は熱酸化膜 ４はシリコン窒化膜 ５はＰＳＧ膜 ６は開口 ７はトレンチ ８は酸化シリコン膜 ９は炭化けい素の埋込み体 １０は酸化シリコン層 １１はコレクタ領域 １２はエミッタ領域 １３はベース領域 １４はポリシリコンの埋込み体 １５は酸化シリコン層 Ｃはコレクタ電極 Ｅはエミッタ電極 Ｂはベース電極
Claims (2)
- 【請求項１】 半導体基体（１） にうがたれたトレ
ンチ（７） 内壁を覆う酸化シリコン膜（８） と，
該トレンチ（７） を埋込む炭化けい素の埋込み体（９
） と， 該炭化けい素の埋込み体（９） の上面を覆
う酸化シリコン層（１０）とからなる素子間分離層を有
することを特徴とする半導体装置。 - 【請求項２】 素子間分離層を有する半導体装置の製
造方法であって，半導体基体（１） に素子間分離膜（
２） を形成する工程と， 該素子間分離膜（２） の
上に窒化シリコン膜（４） を形成する工程と， 該窒
化シリコン膜（４） 及び該素子間分離膜（２） の一
部をエッチングして，該半導体基体（１） の表面を露
出する開口（６）を形成する工程と， 該開口（６）
から異方性エッチングにより該半導体基体（１） をエ
ッチングして， トレンチ（７） を形成する工程と，
該トレンチ（７） の内壁を酸化して該内壁を酸化シ
リコン膜（８） で覆う工程と， 全面に炭化けい素を
被着して該トレンチ（７） を炭化けい素で埋込んだ後
， 研磨により該トレンチ（７） 内部のみに炭化けい
素を残し， 炭化けい素の埋込み体（９） を形成する
工程と， 該炭化けい素の埋込み体（９） の上部を酸
化して酸化シリコン層（１０）を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401239A JPH04213857A (ja) | 1990-12-11 | 1990-12-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401239A JPH04213857A (ja) | 1990-12-11 | 1990-12-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04213857A true JPH04213857A (ja) | 1992-08-04 |
Family
ID=18511084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2401239A Withdrawn JPH04213857A (ja) | 1990-12-11 | 1990-12-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04213857A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100388458B1 (ko) * | 1999-12-24 | 2003-06-25 | 주식회사 하이닉스반도체 | 트렌치 소자분리 공정을 사용하는 반도체 소자 제조방법 |
-
1990
- 1990-12-11 JP JP2401239A patent/JPH04213857A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100388458B1 (ko) * | 1999-12-24 | 2003-06-25 | 주식회사 하이닉스반도체 | 트렌치 소자분리 공정을 사용하는 반도체 소자 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980312 |