JPH0410740B2 - - Google Patents

Info

Publication number
JPH0410740B2
JPH0410740B2 JP60222596A JP22259685A JPH0410740B2 JP H0410740 B2 JPH0410740 B2 JP H0410740B2 JP 60222596 A JP60222596 A JP 60222596A JP 22259685 A JP22259685 A JP 22259685A JP H0410740 B2 JPH0410740 B2 JP H0410740B2
Authority
JP
Japan
Prior art keywords
film
forming
isolation trench
oxide film
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP60222596A
Other languages
English (en)
Other versions
JPS6281727A (ja
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to JP60222596A priority Critical patent/JPS6281727A/ja
Priority to DE8686113734T priority patent/DE3685473D1/de
Priority to EP86113734A priority patent/EP0220542B1/en
Priority to KR1019860008328A priority patent/KR900000067B1/ko
Publication of JPS6281727A publication Critical patent/JPS6281727A/ja
Priority to US07/236,319 priority patent/US4866004A/en
Publication of JPH0410740B2 publication Critical patent/JPH0410740B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69—Inorganic materials
    • H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
    • H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
    • H10P14/69215—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69—Inorganic materials
    • H10P14/694—Inorganic materials composed of nitrides
    • H10P14/6943—Inorganic materials composed of nitrides containing silicon
    • H10P14/69433—Inorganic materials composed of nitrides containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/69—Etching of wafers, substrates or parts of devices using masks for semiconductor materials
    • H10P50/691—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/73—Etching of wafers, substrates or parts of devices using masks for insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/40—Isolation regions comprising polycrystalline semiconductor materials

Landscapes

  • Element Separation (AREA)
  • Weting (AREA)

Description

【発明の詳細な説明】 〔概要〕 半導体集積回路の素子分離技術として、集積度
の向上に伴つてＶ溝あるいはＵ溝（以下これらを
総称して溝と呼ぶ）に絶縁層を埋め込む埋込型素
子分離溝が適用されつつあるが、この素子分離法
ではその形成工程にてBird′s Beak、Bird′s
Head等発生の問題があり集積度と品質の向上を
阻害しているので、本発明ではその改善を行つ
た。
〔産業上の利用分野〕
本発明は、埋込型素子分離溝の形成工程の改良
に関する。
集積回路の誕生と同時に各素子間を分離する技
術が開発され、最初は接合分離技術が多く用いら
れたが、この技術では素子分離領域の小さくする
には限界があり、集積度の上昇と共に絶縁物分離
技術が開発された。
絶縁物分離技術としては、酸化膜分離法が比較
的製作が容易であるため、LOCOS、あるいは
Isoplanarと呼ばれて広く用いられているが、選
択酸化によつて形成される酸化膜の形状に問題が
あり、更に集積度を上げる方法として埋込型素子
分離溝による方法が適用されてきている。
この埋込型分離法においてもBird′s Beak、
Bird′s Head等が発生する問題があり、素子分離
領域の縮小、半導体表面の平坦化を阻害している
ので、更にこれらを解決した素子分離技術の開発
が要望されている。
〔従来の技術〕
従来の技術として埋込型分離法をＶ溝を用いる
場合について図面により更に詳しく説明する。第
３図ａ〜ｆはその工程順の断面図を示す。
p-型基板１、n+型埋込み層２、ｎ型エピタキ
シアル層３よりなる基板を用い、SiO2膜４、
Si3N4膜５を積層し、素子分離領域６をパターン
ニングにより開口する。これを第３図ａに示す。
次に、シリコンの（100）結晶面の異方性エツ
チング特性を利用して、KOH等のアルカリ性溶
液を用いてＶ溝１４を形成する。これを第３図ｂ
に示す。
Ｖ溝の深さＤは、幅Ｗに対して、 Ｄ＝（1/2）・Ｗ・tan（54.7°）≒0.7W の関係があり、一義的に決定される。
次いで、第３図ｃのごとく、Ｖ溝内を酸化して
約5000ÅのSiO2膜７を成長させた後、ポリシリ
コン８をＶ溝に埋込んで約8μｍ成長させる。
次いで、ポリシリコンをSi3N4膜５をストツパ
として使用し、ポリツシングすることにより第３
図ｄを得る。
次に、Si3N4膜５をマスクとしてＶ溝のポリシ
リコンの表面にSiO2膜９を厚さ5000〜8000Å形
成し、その後、Si3N4膜５を除去することにより
それぞれ第３図ｅ及びｆを得る。
以上はＶ溝分離法による形成方法を説明した
が、Ｕ溝分離法の場合は、溝形成をCCl4＋O2ガ
スを用いて反応性スパツタ・エツチング（RIE）
によりＵ溝を形成する。
これにより基板面に対して、ほぼ垂直なる溝が
形成される。溝形成工程を除いて他の工程は先に
説明せるＶ溝分離法の場合とほぼ同じである。
〔発明が解決しようとする問題点〕
上記に述べた、従来の技術による埋込型素子分
離法では、溝内壁面の酸化工程（第３図ｃ）、及
びポリシリコンの表面の酸化工程（第３図ｅ）に
おいてBird′s BeakあるいはBird′s Head等が発
生する問題がある。
第３図の工程順断面図では、図面を簡明化する
ため省略したが、Ｖ溝の周辺部のみを拡大して第
４図に示す。
図で明らかなごとく、窒化膜がＶ溝に接する端
部において、酸化膜は膨れ上がりBird′s Head２
１を形成し、溝から遠ざかると共に酸化膜の厚さ
が薄くなつてBird′s Beak２２が形成される。
この現象は酸化膜が横方向に成長して張り出し
て、実効的な素子分離溝領域の幅を大きくすると
共に、シリコン基板上の最初に積層されている酸
化膜と一緒になつて素子分離領域及びその周辺領
域に表面の膨らみを生じ基板の平坦性も失われ
る。
この結果、エミツタ・ベース・セルフアライン
を行う時、コレクタ・エミツタ・シヨートの原因
となつたり、あるいはその後の配線工程で、平坦
性を悪くして断線の原因ともなる。
〔問題点を解決するための手段〕
上記問題点は、爾後の分離溝形成工程での基板
主面上における分離溝を囲む幅の狭い領域上の酸
化膜を除去し、窒化膜を積層する工程を含む本発
明の埋込型素子分離溝の形成方法によつて解決さ
れる。
素子分離溝断面が基板表面で幅が大きくなるＹ
型分離溝と、基板表面まで同一の幅のＵ型分離溝
により形成方法は下記のごとくになる。
前者のＹ型分離溝については、基板上に酸化膜
を形成した後、爾後の分離溝形成工程での基板主
面上の分離溝を囲む幅の狭い領域上の該酸化膜を
エツチング除去し、窒化膜を全面に成長させる。
次いで、爾後に形成する主分離溝の直上領域の
上記窒化膜及び前記酸化膜を選択的にエツチング
除去して開口部を形成し、該開口部の側面に残さ
れた酸化膜をサイドエツチングで除去して、窒化
膜による凸状の開口窓を形成する。
更に、異方性エツチングにより前記開口窓にＶ
溝を形成し、前記開口窓の窒化膜膜をマスクとし
て、反応性スパツタエツチングにより主分離溝を
形成する。
以後、前記分離溝の内面に酸化膜を形成し、該
分離溝をポリシリコン埋込み平坦化の後、該ポリ
シリコン層の表面に酸化膜を形成する工程は従来
の方法と変わりはない。
また後者のＵ型分離溝については、基板上に酸
化膜、次いで窒化膜を形成した後、爾後の分離溝
形成工程での基板主面上の分離溝と、該分離溝を
囲む幅の狭い領域上の該酸化膜と窒化膜を選択的
にエツチング除去した後、全面に窒化膜を成長さ
せる。
次いで、爾後に形成する分離溝直上の該窒化膜
を選択的にエツチング除去し、該窒化膜をマスク
として反応性スパツタエツチングにより分離溝を
形成する。
分離溝が形成された以後の工程は、Ｙ型分離溝
の場合と同様である。
〔作用〕
半導体基板表面に最初に積層されている酸化膜
と、その後分離溝内に形成される酸化膜が相乗的
に作用して、Bird′s Beak、あるいはBird′s
Headの進行、拡大に寄与しているので、本発明
ではこれらが発生する領域、即ち素子分離溝を囲
む幅の狭い領域上の酸化膜を除去し、窒化膜を積
層して酸化膜による相互作用を防止する。
これにより上記Bird′s BeakあるいはBird′s
Head発生の恐れはなくなる。
半導体基板主面上で素子分離溝を囲む幅の狭い
領域を除いて、シリコン基板は酸化膜に覆われて
いるので、これ上に積層された窒化膜によるシリ
コン基板表面に与えるストレスは緩和され、結晶
欠陥の発生を抑えられる。
〔実施例〕
本発明の実施例を図面により詳細説明する。実
施例ＩはＶ溝とＵ溝を結合してＹ型の分離溝を形
成する例で、この工程を第１図ａ〜ｊにて断面図
で示す。以下、図面の順に(a)〜(j)項にてその工程
を説明する。
(a) p-型基板１、n+型埋込み層２、ｎ型エピタ
キシアル層３よりなる基板を用い、SiO2膜４
を500〜1000Å積層する。この工程は従来と変
わりはない。
(b) 素子分離溝形成領域６上のSiO2膜１０を残
しこの領域を囲んで幅の狭い領域１１上の
SiO2膜をパターンニング開口する。この領域
１１はBird′s Beak防止する領域となる。
(c) Si3N4膜５を1500〜2000Å成長させる。
(d) Ｙ型分離溝の主分離溝となるＵ溝１５の直上
領域１２のSi3N4膜５及び酸化膜１０をパター
ンニングして開口部を形成する。
(e) Si3N4膜をマスクとして残されているSiO2膜
１０をサイドエツチングにより除去する。凸状
の開口窓２３が形成され、Si3N4膜には部分的
に庇部１３が残る。
(f) シリコン基板の露出せる分離溝形成領域６に
KOH等おアルカリ性溶液にて異方性エツチン
グによりＶ溝１４を形成する。
(g) CCl4＋O2ガスを用いてSi3N4膜の庇部１３を
マスクとして、反応性スパツタ・エツチング
（RIE）によりＵ溝１５を形成する。更に硼素
等のp+不純物のイオン打込みによりチヤネ
ル・ストツパ１６を形成する。
(h) 溝１４，１５の内面に選択的にSiO2膜１７
を厚さ3000〜8000Åの成長を行う。図では一つ
の素子分離領域のみ拡大図示する。（以下同様） (i) Si3N4膜の庇部１３を除去し、ポリシリコン
１８を成長させて溝を充填した後、ポリシリコ
ンのポリツシングを行い、ポリシリコンの表面
を酸化して厚さ5000〜8000ÅのSiO2膜１９を
形成して素子分離溝の形成は終わる。
(j) 最初に基板表面に形成したSi3N4膜５及び
SiO2膜４を除去し、新たに表面にSiO2膜２０
を約1000Å成長させて機能素子形成の工程に移
る。
上記実施例Ｉで、(h)項で説明せる溝内の酸化工
程でシリコン基板上のSiO2膜４は、Si3N4膜５に
よりＶ溝に形成される酸化膜１７，１９とは上端
部で、分離溝を囲む幅の狭い領域１１により隔離
されているので、相互作用で拡大することはな
い。
上記の実施例Ｉは、Ｖ溝とＵ溝を接合した分離
溝形成であるが、別の実施例としてＵ溝のみに
よる素子分離法の実施例を第２図ａ〜ｈにより説
明する。
(a) シリコン基板にSiO2膜４を500〜1000Å、
Si3N4膜５を1500〜2000Å積層する。
(b) 素子分離溝形成領域６と、分離溝を囲む幅の
狭い領域１１として幅3000〜5000Å加えた広い
幅でSi3N4膜５、SiO2膜４をパターンニングを
行う。
(c) Si3N4膜５′を厚さ3000〜5000Å全面に成長
させる。
(d) Si3N4膜５′に異方性エツチング（RIE）によ
り素子分離溝形成領域６のシリコン基板を露出
せしめる。
(e) CCl4＋O2ガスを用いてSi3N4膜をマスクとし
て、反応性スパツタ・エツチング（RIE）によ
りＵ溝１５を形成する。次いで硼素等のp+不
純物をイオン打込みによりチヤネル・ストツパ
１６を形成する。
(f) Ｕ溝の内側を選択酸化する。SiO2膜１７の
膜厚は3000〜8000Åとする。図ｆ以下では一方
の素子分離溝を拡大して図示している。
(g) ポリシリコン１８を成長させて溝内に充填
し、ポリツシングを行つた後、溝内のポリシリ
コンの表面を酸化する。酸化膜１９の厚さは
5000〜8000Åとする。これで素子分離溝の形成
を終わる。
(h) 表面のSi3N4膜５，５′及びSiO2膜４を一旦
除去し、新たに全面に約1000ÅのSiO2膜２０
を形成して、機能素子の形成工程に移る。
実施例においても、素子分離溝内に形成され
るSiO2膜と、基板上に最初に形成せるSiO2膜４
とはSi3N4膜５′により溝を囲む狭い幅の領域１
１を隔てて分離されているのでBird′s Beakある
いはBird′s Head等の問題を発生する恐れはな
い。
〔発明の効果〕
以上に説明せるごとく、本発明によりBird′s
Beakの発明と拡がりを押さえ、アイソレーシヨ
ンの実効幅を縮小出来る。またエミツタ・ベー
ス・セルフアラインも可能となり、半導体表面の
平坦化も図り得る。これらの効果によつて高密度
半導体集積回路が可能となる。
【図面の簡単な説明】
第１図ａ〜ｊは本発明にかかわる実施例を説
明する工程順断面図、第２図ａ〜ｈは本発明にか
かわる実施例を説明する工程順断面図、第３図
ａ〜ｆは従来の技術による埋込型素子分離溝の形
成方法を説明する工程順断面図、第４図はBird′s
Beak、Bird′s Headの発生を説明する断面図、
を示す。 図面において、１は基板、２は埋込み層、３は
エピタキシアル層、４，７，９，１０，１７，１
９，２０はSiO2膜、５，５′はSi3N4膜、６は分
離溝形成領域、８，１８はポリシリコン、１１は
分離溝を囲む幅の狭い領域、１２は主分離溝の直
上領域、１３は庇部、１４はＶ溝、１５は主分離
溝あるいはＵ溝、１６はチヤネル・ストツパ、２
１はBird′s Head、２２はBird′s Beak、２３は
凸状開口窓、をそれぞれ示す。

Claims (1)

  1. 【特許請求の範囲】 １ 基板上に酸化膜４を形成した後、爾後の分離
    溝形成工程での基板主面上の分離溝を囲む幅の狭
    い領域１１上の該酸化膜をエツチング除去する工
    程と、 窒化膜５を全面に成長させる工程と、 爾後に形成する主分離溝１５の直上領域１２の
    上記窒化膜及び前記酸化膜を選択的にエツチング
    除去して開口部を形成する工程と、 該開口部の側面に残された酸化膜をサイドエツ
    チングで除去して、窒化膜による凸状の開口窓を
    形成する工程と、 異方性エツチングにより前記開口窓にＶ溝１４
    を形成する工程と、 前記開口窓の窒化膜１３をマスクとして、反応
    性スパツタエツチングにより主分離溝を形成する
    工程と、 前記分離溝の内面に酸化膜１７を形成し、該分
    離溝をポリシリコン１８を埋込み平坦化の後、該
    ポリシリコン層の表面に酸化膜１９を形成する工
    程を含むことを特徴とする埋込型素子分離溝の形
    成方法。 ２ 基板上に酸化膜４、次いで窒化膜５を形成し
    た後、爾後の分離溝形成工程での基板主面上での
    分離溝形成領域６と、該分離溝を囲む幅の狭い領
    域１１上の該酸化膜と窒化膜を選択的にエツチン
    グ除去する工程と、 全面に窒化膜を成長させる工程と、 爾後に形成する分離溝１５直上の該窒化膜を選
    択的にエツチング除去する工程と、 該窒化膜をマスクとして反応性スパツタエツチ
    ングにより分離溝を形成する工程と、 前記分離溝の内面に酸化膜１７を形成し、該分
    離溝をポリシリコン１８を埋込み平坦化の後、該
    ポリシリコン層の表面に酸化膜１９を形成する工
    程を含むことを特徴とする埋込型素子分離溝の形
    成方法。
JP60222596A 1985-10-05 1985-10-05 埋込型素子分離溝の形成方法 Granted JPS6281727A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP60222596A JPS6281727A (ja) 1985-10-05 1985-10-05 埋込型素子分離溝の形成方法
DE8686113734T DE3685473D1 (de) 1985-10-05 1986-10-03 Mit dielektrischem material gefuellte graeben als isolationsstruktur fuer halbleiteranordnungen.
EP86113734A EP0220542B1 (en) 1985-10-05 1986-10-03 Dielectric-filled-groove isolation structures for semiconductor devices
KR1019860008328A KR900000067B1 (ko) 1985-10-05 1986-10-04 반도체 장치의 유전체 매입형 소자 분리홈의 형성방법
US07/236,319 US4866004A (en) 1985-10-05 1988-08-25 Method of forming groove isolation filled with dielectric for semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60222596A JPS6281727A (ja) 1985-10-05 1985-10-05 埋込型素子分離溝の形成方法

Publications (2)

Publication Number Publication Date
JPS6281727A JPS6281727A (ja) 1987-04-15
JPH0410740B2 true JPH0410740B2 (ja) 1992-02-26

Family

ID=16784948

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60222596A Granted JPS6281727A (ja) 1985-10-05 1985-10-05 埋込型素子分離溝の形成方法

Country Status (5)

Country Link
US (1) US4866004A (ja)
EP (1) EP0220542B1 (ja)
JP (1) JPS6281727A (ja)
KR (1) KR900000067B1 (ja)
DE (1) DE3685473D1 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5298450A (en) * 1987-12-10 1994-03-29 Texas Instruments Incorporated Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits
FR2625044B1 (fr) * 1987-12-18 1990-08-31 Commissariat Energie Atomique Transistor mos a extremite d'interface dielectrique de grille/substrat relevee et procede de fabrication de ce transistor
US5039625A (en) * 1990-04-27 1991-08-13 Mcnc Maximum areal density recessed oxide isolation (MADROX) process
KR960006714B1 (ko) * 1990-05-28 1996-05-22 가부시끼가이샤 도시바 반도체 장치의 제조 방법
GB2245420A (en) * 1990-06-20 1992-01-02 Philips Electronic Associated A method of manufacturing a semiconductor device
BE1007588A3 (nl) * 1993-09-23 1995-08-16 Philips Electronics Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een halfgeleiderlichaam met veldisolatiegebieden gevormd door met isolerend materiaal gevulde groeven.
KR100458767B1 (ko) * 2002-07-04 2004-12-03 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
JP4928947B2 (ja) 2003-12-19 2012-05-09 サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド 超接合デバイスの製造方法
KR100631279B1 (ko) * 2004-12-31 2006-10-02 동부일렉트로닉스 주식회사 고전압용 트랜지스터의 제조 방법
JP2008538659A (ja) * 2005-04-22 2008-10-30 アイスモス テクノロジー コーポレイション 酸化物で内面が覆われた溝を有する超接合素子と酸化物で内面を覆われた溝を有する超接合素子を製造するための方法
US7446018B2 (en) * 2005-08-22 2008-11-04 Icemos Technology Corporation Bonded-wafer superjunction semiconductor device
US7429772B2 (en) * 2006-04-27 2008-09-30 Icemos Technology Corporation Technique for stable processing of thin/fragile substrates
US7982284B2 (en) * 2006-06-28 2011-07-19 Infineon Technologies Ag Semiconductor component including an isolation structure and a contact to the substrate
US8580651B2 (en) * 2007-04-23 2013-11-12 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US7723172B2 (en) * 2007-04-23 2010-05-25 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US20080272429A1 (en) * 2007-05-04 2008-11-06 Icemos Technology Corporation Superjunction devices having narrow surface layout of terminal structures and methods of manufacturing the devices
US20090085148A1 (en) * 2007-09-28 2009-04-02 Icemos Technology Corporation Multi-directional trenching of a plurality of dies in manufacturing superjunction devices
US7846821B2 (en) * 2008-02-13 2010-12-07 Icemos Technology Ltd. Multi-angle rotation for ion implantation of trenches in superjunction devices
US8030133B2 (en) * 2008-03-28 2011-10-04 Icemos Technology Ltd. Method of fabricating a bonded wafer substrate for use in MEMS structures
US8946814B2 (en) 2012-04-05 2015-02-03 Icemos Technology Ltd. Superjunction devices having narrow surface layout of terminal structures, buried contact regions and trench gates
US9576842B2 (en) 2012-12-10 2017-02-21 Icemos Technology, Ltd. Grass removal in patterned cavity etching
CN113078056B (zh) * 2021-03-30 2022-06-24 长鑫存储技术有限公司 半导体结构的制作方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL173110C (nl) * 1971-03-17 1983-12-01 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting, waarbij op een oppervlak van een halfgeleiderlichaam een uit ten minste twee deellagen van verschillend materiaal samengestelde maskeringslaag wordt aangebracht.
US4002511A (en) * 1975-04-16 1977-01-11 Ibm Corporation Method for forming masks comprising silicon nitride and novel mask structures produced thereby
US3961999A (en) * 1975-06-30 1976-06-08 Ibm Corporation Method for forming recessed dielectric isolation with a minimized "bird's beak" problem
US3966514A (en) * 1975-06-30 1976-06-29 Ibm Corporation Method for forming dielectric isolation combining dielectric deposition and thermal oxidation
US4104086A (en) * 1977-08-15 1978-08-01 International Business Machines Corporation Method for forming isolated regions of silicon utilizing reactive ion etching
JPS54115085A (en) * 1978-02-28 1979-09-07 Cho Lsi Gijutsu Kenkyu Kumiai Method of fabricating semiconductor
US4462846A (en) * 1979-10-10 1984-07-31 Varshney Ramesh C Semiconductor structure for recessed isolation oxide
US4272308A (en) * 1979-10-10 1981-06-09 Varshney Ramesh C Method of forming recessed isolation oxide layers
US4271583A (en) * 1980-03-10 1981-06-09 Bell Telephone Laboratories, Incorporated Fabrication of semiconductor devices having planar recessed oxide isolation region
DE3174468D1 (en) * 1980-09-17 1986-05-28 Hitachi Ltd Semiconductor device and method of manufacturing the same
JPS5814137A (ja) * 1981-07-16 1983-01-26 Fujitsu Ltd 縮小投影露光方法
JPS5882532A (ja) * 1981-11-11 1983-05-18 Toshiba Corp 素子分離方法
JPS5884443A (ja) * 1981-11-13 1983-05-20 Fujitsu Ltd 半導体集積回路の製造方法
US4563227A (en) * 1981-12-08 1986-01-07 Matsushita Electric Industrial Co., Ltd. Method for manufacturing a semiconductor device
JPS58168233A (ja) * 1982-03-30 1983-10-04 Fujitsu Ltd 半導体装置の製造方法
JPS5961045A (ja) * 1982-09-29 1984-04-07 Fujitsu Ltd 半導体装置の製造方法
NL187373C (nl) * 1982-10-08 1991-09-02 Philips Nv Werkwijze voor vervaardiging van een halfgeleiderinrichting.
JPS59197137A (ja) * 1983-04-25 1984-11-08 Fujitsu Ltd 半導体装置の製造方法
US4579812A (en) * 1984-02-03 1986-04-01 Advanced Micro Devices, Inc. Process for forming slots of different types in self-aligned relationship using a latent image mask
US4534824A (en) * 1984-04-16 1985-08-13 Advanced Micro Devices, Inc. Process for forming isolation slots having immunity to surface inversion
FR2566179B1 (fr) * 1984-06-14 1986-08-22 Commissariat Energie Atomique Procede d'autopositionnement d'un oxyde de champ localise par rapport a une tranchee d'isolement
US4561172A (en) * 1984-06-15 1985-12-31 Texas Instruments Incorporated Integrated circuit fabrication method utilizing selective etching and oxidation to form isolation regions
US4538343A (en) * 1984-06-15 1985-09-03 Texas Instruments Incorporated Channel stop isolation technology utilizing two-step etching and selective oxidation with sidewall masking
US4580330A (en) * 1984-06-15 1986-04-08 Texas Instruments Incorporated Integrated circuit isolation
US4689656A (en) * 1984-06-25 1987-08-25 International Business Machines Corporation Method for forming a void free isolation pattern and resulting structure
US4528047A (en) * 1984-06-25 1985-07-09 International Business Machines Corporation Method for forming a void free isolation structure utilizing etch and refill techniques

Also Published As

Publication number Publication date
KR900000067B1 (ko) 1990-01-19
EP0220542A2 (en) 1987-05-06
KR870004523A (ko) 1987-05-11
DE3685473D1 (de) 1992-07-02
US4866004A (en) 1989-09-12
EP0220542A3 (en) 1990-03-28
JPS6281727A (ja) 1987-04-15
EP0220542B1 (en) 1992-05-27

Similar Documents

Publication Publication Date Title
JPH0410740B2 (ja)
JPS6352468B2 (ja)
JPH07326664A (ja) ウエハの誘電体分離溝の充填方法
JP2000012676A (ja) 半導体装置のトレンチ素子分離方法
JPS6348180B2 (ja)
KR100276680B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
JPH10223747A (ja) 半導体装置の製造方法
JPH02277253A (ja) 半導体装置の製造方法
JPH0521591A (ja) 半導体装置の製造方法
JP3719854B2 (ja) 半導体装置の製造方法
JPH09289245A (ja) 半導体装置の製造方法
JP2762973B2 (ja) 半導体装置の製造方法
JP2812013B2 (ja) 半導体装置の製造方法
JP3160928B2 (ja) 素子分離形成方法
KR100203894B1 (ko) 반도체 소자의 소자분리막 제조방법
JPH1126569A (ja) 半導体装置の製造方法
JP2995948B2 (ja) 半導体装置の製造方法
JPH0834241B2 (ja) 半導体集積回路装置の製造方法
JPS60161632A (ja) 半導体装置及びその製造方法
JPH05235157A (ja) 半導体装置の製造方法
JPH0344060A (ja) 半導体集積回路装置の製造方法
JPH0420267B2 (ja)
JPS6358851A (ja) 半導体集積回路装置の製造方法
JPH04213857A (ja) 半導体装置及びその製造方法
JPS6352466B2 (ja)