JPH04214666A - 半導体メモリ素子の製造方法 - Google Patents
半導体メモリ素子の製造方法Info
- Publication number
- JPH04214666A JPH04214666A JP2401637A JP40163790A JPH04214666A JP H04214666 A JPH04214666 A JP H04214666A JP 2401637 A JP2401637 A JP 2401637A JP 40163790 A JP40163790 A JP 40163790A JP H04214666 A JPH04214666 A JP H04214666A
- Authority
- JP
- Japan
- Prior art keywords
- film
- transistor
- silicon oxide
- oxide film
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体メモリ素子の製
造方法に関し、より詳しくはスタック型メモリセルを有
する半導体メモリ素子の製造方法に関する。
造方法に関し、より詳しくはスタック型メモリセルを有
する半導体メモリ素子の製造方法に関する。
【０００２】
【従来の技術】高集積化の先端を走るダイナミック・ラ
ンダム・アクセス・メモリ（以下、ＤＲＡＭと称す。）
は、３年毎に４倍の割合で記憶容量が増大しており、今
後、１６Ｍｂ，６４Ｍｂ，２５６Ｍｂと順次容量が増大
して行くと予想される。このような集積度の向上を図る
うえで、ＤＲＡＭの記憶単位であるメモリセルを縮小し
ていく必要がある。一方、放射線によるソフトエラーを
防止すると共に、十分なＳ／Ｎ比の信号を確保するため
には、メモリセル内の電荷蓄積容量はある最低値以上を
保たねばならない。そこで、図６に示すように、半導体
基板１１の表面に形成したＭＯＳトランジスタＴ上に電
荷蓄積用のキャパシタＣを３次元的に積層するスタック
型メモリセルが開発されている。このメモリセルは、従
来、次のようにして作製されている。まず、Ｐ型シリコ
ン基板１１の表面に、ゲート酸化膜１１ａを覆うゲート
電極１２、Ｎ（＋）型のドレイン領域１３およびソース
領域１４からなるＬＤＤ（ライトリ・ドープト・ドレイ
ン）構造のトランジスタＴが形成される。図６中、１５
はサイド・ウォール絶縁膜、１３ａ，１４ａはＮ（−）
型領域、１６は素子分離領域を示している。１２’は隣
接するトランジスタのゲート電極である。次に、ＬＰＣ
ＶＤ（減圧気相成長）法により層間絶縁膜（ＳｉＯ２膜
）１７が堆積され、この層間絶縁膜１７のうち上記トラ
ンジスタＴのソース領域１４上の部分にコンタクトホー
ル１８が開口される。次に、ＬＰＣＶＤ法により滑らか
な上面１９ａを有する多結晶シリコン層が均一な厚さで
堆積され、所定のパターンに加工されてキャパシタＣの
下部電極１９が形成される。次に、ＬＰＣＶＤ法により
絶縁膜が均一な厚さで堆積され、上記下部電極１９の上
面１９ａおよび側面１９ｂを覆うキャパシタ絶縁膜２０
が形成される。さらにこの上に、ＬＰＣＶＤ法により多
結晶シリコン層が均一な厚さで堆積され、所定のパター
ンに加工されて、キャパシタＣの上部電極２１が形成さ
れる。この上部電極２１はキャパシタ絶縁膜２０を挟ん
で下部電極１９の上面１９ａおよび側面１９ｂと対向す
る。次に、層間絶縁膜２２が堆積され、積層された層間
絶縁膜１７，２２のうち上記トランジスタＴのドレイン
領域１３上の部分にコンタクトホール２４が開口される
。最後に、このコンタクトホール２４を通してドレイン
領域１３につながるビット線２３が形成される。
ンダム・アクセス・メモリ（以下、ＤＲＡＭと称す。）
は、３年毎に４倍の割合で記憶容量が増大しており、今
後、１６Ｍｂ，６４Ｍｂ，２５６Ｍｂと順次容量が増大
して行くと予想される。このような集積度の向上を図る
うえで、ＤＲＡＭの記憶単位であるメモリセルを縮小し
ていく必要がある。一方、放射線によるソフトエラーを
防止すると共に、十分なＳ／Ｎ比の信号を確保するため
には、メモリセル内の電荷蓄積容量はある最低値以上を
保たねばならない。そこで、図６に示すように、半導体
基板１１の表面に形成したＭＯＳトランジスタＴ上に電
荷蓄積用のキャパシタＣを３次元的に積層するスタック
型メモリセルが開発されている。このメモリセルは、従
来、次のようにして作製されている。まず、Ｐ型シリコ
ン基板１１の表面に、ゲート酸化膜１１ａを覆うゲート
電極１２、Ｎ（＋）型のドレイン領域１３およびソース
領域１４からなるＬＤＤ（ライトリ・ドープト・ドレイ
ン）構造のトランジスタＴが形成される。図６中、１５
はサイド・ウォール絶縁膜、１３ａ，１４ａはＮ（−）
型領域、１６は素子分離領域を示している。１２’は隣
接するトランジスタのゲート電極である。次に、ＬＰＣ
ＶＤ（減圧気相成長）法により層間絶縁膜（ＳｉＯ２膜
）１７が堆積され、この層間絶縁膜１７のうち上記トラ
ンジスタＴのソース領域１４上の部分にコンタクトホー
ル１８が開口される。次に、ＬＰＣＶＤ法により滑らか
な上面１９ａを有する多結晶シリコン層が均一な厚さで
堆積され、所定のパターンに加工されてキャパシタＣの
下部電極１９が形成される。次に、ＬＰＣＶＤ法により
絶縁膜が均一な厚さで堆積され、上記下部電極１９の上
面１９ａおよび側面１９ｂを覆うキャパシタ絶縁膜２０
が形成される。さらにこの上に、ＬＰＣＶＤ法により多
結晶シリコン層が均一な厚さで堆積され、所定のパター
ンに加工されて、キャパシタＣの上部電極２１が形成さ
れる。この上部電極２１はキャパシタ絶縁膜２０を挟ん
で下部電極１９の上面１９ａおよび側面１９ｂと対向す
る。次に、層間絶縁膜２２が堆積され、積層された層間
絶縁膜１７，２２のうち上記トランジスタＴのドレイン
領域１３上の部分にコンタクトホール２４が開口される
。最後に、このコンタクトホール２４を通してドレイン
領域１３につながるビット線２３が形成される。
【０００３】
【発明が解決しようとする課題】ところで、上記スタッ
ク型メモリセルはキャパシタＣの下部電極１９の上面１
９ａに電荷の大部分が蓄積されるため、セル面積を縮小
させて１６Ｍｂ，６４Ｍｂと高集積化する際に、それに
伴って下部電極１９の上面１９ａの面積を縮小させると
、蓄積電荷量が急激に減少して必要最低量を保つことが
困難となる。
ク型メモリセルはキャパシタＣの下部電極１９の上面１
９ａに電荷の大部分が蓄積されるため、セル面積を縮小
させて１６Ｍｂ，６４Ｍｂと高集積化する際に、それに
伴って下部電極１９の上面１９ａの面積を縮小させると
、蓄積電荷量が急激に減少して必要最低量を保つことが
困難となる。
【０００４】そこで、この発明の目的は、限られたセル
面積でもってスタック型メモリセルの電荷蓄積容量を増
加させることができる半導体メモリ素子の製造方法を提
供することにある。
面積でもってスタック型メモリセルの電荷蓄積容量を増
加させることができる半導体メモリ素子の製造方法を提
供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、この発明の半導体メモリ素子の製造方法は、半導体
基板表面に形成したトランジスタ上に、このトランジス
タの端子に一方の電極がつながるキャパシタを積層して
メモリセルを作製する半導体メモリ素子の製造方法であ
って、上記半導体基板表面に形成した上記トランジスタ
上に、層間絶縁膜を堆積する工程と、上記層間絶縁膜上
にシリコン窒化膜を堆積し、このシリコン窒化膜の表面
を熱酸化する工程と、テトラ・エトキシ・シラン−オゾ
ン系を材料とする常圧化学気相成長法により、上記表面
を熱酸化したシリコン窒化膜上に、波状に粗れた表面形
状を有するシリコン酸化膜を堆積する工程と、積層され
た上記層間絶縁膜、シリコン窒化膜およびシリコン酸化
膜のうち上記トランジスタのソース領域上の部分にコン
タクトホールを開口する工程と、減圧気相成長法により
上記シリコン酸化膜の表面に均一な厚さの多結晶シリコ
ン膜を堆積し、堆積した多結晶シリコン膜をパターン加
工して、上記コンタクトホールを通して上記ソース領域
につながり、上記トランジスタ上に上記シリコン酸化膜
の表面形状を反映させた状態で延在する上記一方の電極
を形成する工程と、上記シリコン酸化膜とシリコン窒化
膜との両方または上記シリコン酸化膜のみをエッチング
して除去して、上記一方の電極のうち上記トランジスタ
上に延在する部分を下面が離間した状態で上記半導体基
板上に突出させる工程と、上記一方の電極の上面，側面
および下面を覆うキャパシタ絶縁膜を形成する工程と、
上記キャパシタ絶縁膜を挟んで上記一方の電極の上面，
側面および下面に対向する上部電極を形成する工程とを
有することを特徴としている。
に、この発明の半導体メモリ素子の製造方法は、半導体
基板表面に形成したトランジスタ上に、このトランジス
タの端子に一方の電極がつながるキャパシタを積層して
メモリセルを作製する半導体メモリ素子の製造方法であ
って、上記半導体基板表面に形成した上記トランジスタ
上に、層間絶縁膜を堆積する工程と、上記層間絶縁膜上
にシリコン窒化膜を堆積し、このシリコン窒化膜の表面
を熱酸化する工程と、テトラ・エトキシ・シラン−オゾ
ン系を材料とする常圧化学気相成長法により、上記表面
を熱酸化したシリコン窒化膜上に、波状に粗れた表面形
状を有するシリコン酸化膜を堆積する工程と、積層され
た上記層間絶縁膜、シリコン窒化膜およびシリコン酸化
膜のうち上記トランジスタのソース領域上の部分にコン
タクトホールを開口する工程と、減圧気相成長法により
上記シリコン酸化膜の表面に均一な厚さの多結晶シリコ
ン膜を堆積し、堆積した多結晶シリコン膜をパターン加
工して、上記コンタクトホールを通して上記ソース領域
につながり、上記トランジスタ上に上記シリコン酸化膜
の表面形状を反映させた状態で延在する上記一方の電極
を形成する工程と、上記シリコン酸化膜とシリコン窒化
膜との両方または上記シリコン酸化膜のみをエッチング
して除去して、上記一方の電極のうち上記トランジスタ
上に延在する部分を下面が離間した状態で上記半導体基
板上に突出させる工程と、上記一方の電極の上面，側面
および下面を覆うキャパシタ絶縁膜を形成する工程と、
上記キャパシタ絶縁膜を挟んで上記一方の電極の上面，
側面および下面に対向する上部電極を形成する工程とを
有することを特徴としている。
【０００６】
【作用】この発明により作製されたスタック型メモリ素
子は、キャパシタを構成する一方の電極の上面，側面，
下面がそれぞれ他方の電極と対向する状態となる。した
がって、セル面積が限られた条件下で、従来法により作
製されたスタック型メモリセルに比して電荷蓄積容量を
増大させることが可能となる。しかも、上記一方の電極
の上面および下面を波状に粗れた状態に仕上げているの
で、上記両電極の対向面積がさらに増大して、さらに電
荷蓄積容量を増大させられる。
子は、キャパシタを構成する一方の電極の上面，側面，
下面がそれぞれ他方の電極と対向する状態となる。した
がって、セル面積が限られた条件下で、従来法により作
製されたスタック型メモリセルに比して電荷蓄積容量を
増大させることが可能となる。しかも、上記一方の電極
の上面および下面を波状に粗れた状態に仕上げているの
で、上記両電極の対向面積がさらに増大して、さらに電
荷蓄積容量を増大させられる。
【０００７】
【実施例】以下、この発明の半導体メモリ素子の製造方
法を実施例により詳細に説明する。
法を実施例により詳細に説明する。
【０００８】■まず、図１に示すように、従来と同様に
、Ｐ型シリコン基板１１の表面に、ゲート酸化膜１１ａ
を覆うゲート電極１２，Ｎ（＋）型のドレイン領域１３
およびソース領域１４からなるＬＤＤ構造のトランジス
タＴを形成する。図中、１５はサイド・ウォール絶縁膜
、１３ａ，１４ａはＮ（−）型領域、１６は素子分離領
域を示している。
、Ｐ型シリコン基板１１の表面に、ゲート酸化膜１１ａ
を覆うゲート電極１２，Ｎ（＋）型のドレイン領域１３
およびソース領域１４からなるＬＤＤ構造のトランジス
タＴを形成する。図中、１５はサイド・ウォール絶縁膜
、１３ａ，１４ａはＮ（−）型領域、１６は素子分離領
域を示している。
【０００９】■次に、図２に示すように、ＬＰＣＶＤ法
により、上記基板１１上にＳｉＯ２からなる層間絶縁膜
１７を堆積する。
により、上記基板１１上にＳｉＯ２からなる層間絶縁膜
１７を堆積する。
【００１０】■続いて、ＬＰＣＶＤ法により、上記層間
絶縁膜１７上にシリコン窒化膜（Ｓｉ３Ｎ４膜）３４を
堆積する。このＳｉ３Ｎ４膜３４の表面３４ａを熱酸化
して、表面３４ａに図示しない薄いＳｉＯ２膜を形成す
る。
絶縁膜１７上にシリコン窒化膜（Ｓｉ３Ｎ４膜）３４を
堆積する。このＳｉ３Ｎ４膜３４の表面３４ａを熱酸化
して、表面３４ａに図示しない薄いＳｉＯ２膜を形成す
る。
【００１１】■次に、テトラ・エトキシ・シラン（ＴＥ
ＯＳ）−オゾンを材料とする常圧ＣＶＤ法により、上記
Ｓｉ３Ｎ４膜３４の表面３４ａ上にシリコン酸化膜（ノ
ンドープＳｉＯ２膜）３５を堆積する。ここで、ＴＥＯ
Ｓ−オゾン系の常圧ＣＶＤ法の性質により、ノンドープ
ＳｉＯ２膜３５の表面３５ａは波状に粗れた形状となる
。すなわち、熱酸化膜上でオゾン濃度を高くして膜成長
を行うと、成長された膜の表面の凹凸が増すのである。
ＯＳ）−オゾンを材料とする常圧ＣＶＤ法により、上記
Ｓｉ３Ｎ４膜３４の表面３４ａ上にシリコン酸化膜（ノ
ンドープＳｉＯ２膜）３５を堆積する。ここで、ＴＥＯ
Ｓ−オゾン系の常圧ＣＶＤ法の性質により、ノンドープ
ＳｉＯ２膜３５の表面３５ａは波状に粗れた形状となる
。すなわち、熱酸化膜上でオゾン濃度を高くして膜成長
を行うと、成長された膜の表面の凹凸が増すのである。
【００１２】■次に、図３に示すように、積層された上
記層間絶縁膜１７，Ｓｉ３Ｎ４膜３４およびＳｉＯ２膜
３５のうち上記トランジスタＴのソース領域１４上の部
分にコンタクトホール２８を開口する。
記層間絶縁膜１７，Ｓｉ３Ｎ４膜３４およびＳｉＯ２膜
３５のうち上記トランジスタＴのソース領域１４上の部
分にコンタクトホール２８を開口する。
【００１３】■次に、ＬＰＣＶＤ法により上記ＳｉＯ２
膜３５の表面３５ａにこの表面３５ａの形状を反映させ
た状態で均一な厚さの多結晶シリコン膜を堆積する。堆
積した多結晶シリコン膜を所定のパターンに加工して下
部電極（キャパシタＣの一方の電極）２９を形成する。 この下部電極２９は、上記コンタクトホール２８を通し
て上記ソース領域１４につながり、上記トランジスタＴ
で上面２９ａおよび下面２９ｃに上記ＳｉＯ２膜３５の
表面形状を反映させた状態に形成される。
膜３５の表面３５ａにこの表面３５ａの形状を反映させ
た状態で均一な厚さの多結晶シリコン膜を堆積する。堆
積した多結晶シリコン膜を所定のパターンに加工して下
部電極（キャパシタＣの一方の電極）２９を形成する。 この下部電極２９は、上記コンタクトホール２８を通し
て上記ソース領域１４につながり、上記トランジスタＴ
で上面２９ａおよび下面２９ｃに上記ＳｉＯ２膜３５の
表面形状を反映させた状態に形成される。
【００１４】■次に、上記ＳｉＯ２膜３５とＳｉ３Ｎ４
膜３４の両方をエッチングして除去する。これにより、
上記下部の電極２９のうち上記トランジスタＴ上に延在
する部分と素子領域１６上に延在する部分とを下面２９
ｃが離間した状態で上記基板１１上に突出させる。
膜３４の両方をエッチングして除去する。これにより、
上記下部の電極２９のうち上記トランジスタＴ上に延在
する部分と素子領域１６上に延在する部分とを下面２９
ｃが離間した状態で上記基板１１上に突出させる。
【００１５】■次に、図４に示すように、ＬＰＣＶＤ法
により、上記下部電極２９の上面２９ａ，側面２９ｂお
よび下面２９ｃを覆うキャパシタ絶縁膜２０を形成する
。
により、上記下部電極２９の上面２９ａ，側面２９ｂお
よび下面２９ｃを覆うキャパシタ絶縁膜２０を形成する
。
【００１６】■次に、ＬＰＣＶＤ法により、上記キャパ
シタ絶縁膜２０を挟んで上記下部の電極２９の上面２９
ａ，側面２９ｂおよび下面２９ｃに対向する上部電極２
１を形成する。これにより、上記トランジスタＴのソー
ス領域１４につながるキャパシタＣが形成される。
シタ絶縁膜２０を挟んで上記下部の電極２９の上面２９
ａ，側面２９ｂおよび下面２９ｃに対向する上部電極２
１を形成する。これにより、上記トランジスタＴのソー
ス領域１４につながるキャパシタＣが形成される。
【００１７】最後に、層間絶縁膜２２堆積し、積層され
た層間絶縁膜１７，２２のうち上記トランジスタＴのド
レイン領域１３上の部分にコンタクトホール２４を開口
する。そして、このコンタクトホール２４を通してドレ
イン領域１３とつながるビット線２３を形成する。
た層間絶縁膜１７，２２のうち上記トランジスタＴのド
レイン領域１３上の部分にコンタクトホール２４を開口
する。そして、このコンタクトホール２４を通してドレ
イン領域１３とつながるビット線２３を形成する。
【００１８】このようにして作製したスタック型メモリ
セルは、キャパシタＣを構成する下部電極２９の上面２
９ａ，側面２９ｂ，下面２９ｃがそれぞれ上部電極２１
と対向した状態となる。したがって、従来法により作製
されたスタック型メモリセルに比して、限られたセル面
積でもって電荷蓄積容量を増加させることができる。し
かも、下部電極２９の上面２９ａおよび下面２９ｃを波
状に粗れた状態にしているので、下部電極２９，上部電
極２１の対向面積をさらに増大でき、さらに電荷蓄積容
量を増大することができる。
セルは、キャパシタＣを構成する下部電極２９の上面２
９ａ，側面２９ｂ，下面２９ｃがそれぞれ上部電極２１
と対向した状態となる。したがって、従来法により作製
されたスタック型メモリセルに比して、限られたセル面
積でもって電荷蓄積容量を増加させることができる。し
かも、下部電極２９の上面２９ａおよび下面２９ｃを波
状に粗れた状態にしているので、下部電極２９，上部電
極２１の対向面積をさらに増大でき、さらに電荷蓄積容
量を増大することができる。
【００１９】なお、上に説明した例では、ビット線２３
を最後に形成したが、これに限られるものではない。図
５中に破線で示すように、層間絶縁膜１７を形成する途
中にビット線２３を形成しても良い。
を最後に形成したが、これに限られるものではない。図
５中に破線で示すように、層間絶縁膜１７を形成する途
中にビット線２３を形成しても良い。
【００２０】また、工程■においてＳｉＯ２膜３５とＳ
ｉ３Ｎ４膜３４の両方をエッチングして除去したが、Ｓ
ｉＯ２膜３５のみをエッチングして除去し、図５に示す
ようにＳｉ３Ｎ４膜はそのまま残すようにしても良い。
ｉ３Ｎ４膜３４の両方をエッチングして除去したが、Ｓ
ｉＯ２膜３５のみをエッチングして除去し、図５に示す
ようにＳｉ３Ｎ４膜はそのまま残すようにしても良い。
【００２１】
【発明の効果】以上より明らかなように、この発明の半
導体メモリ素子の製造方法は、半導体基板表面に形成し
たトランジスタ上に、このトランジスタの端子に一方の
電極がつながるキャパシタを積層してメモリセルを作製
する半導体メモリ素子の製造方法であって、上記半導体
基板表面に形成した上記トランジスタ上に、層間絶縁膜
を堆積する工程と、上記層間絶縁膜上にシリコン窒化膜
を堆積し、このシリコン窒化膜の表面を熱酸化する工程
と、テトラ・エトキシ・シラン−オゾン系を材料とする
常圧化学気相成長法により、上記表面を熱酸化したシリ
コン窒化膜上に、波状に粗れた表面形状を有するシリコ
ン酸化膜を堆積する工程と、積層された上記層間絶縁膜
、シリコン窒化膜およびシリコン酸化膜のうち上記トラ
ンジスタのソース領域上の部分にコンタクトホールを開
口する工程と、減圧気相成長法により上記シリコン酸化
膜の表面に均一な厚さの多結晶シリコン膜を堆積し、堆
積した多結晶シリコン膜をパターン加工して、上記コン
タクトホールを通して上記ソース領域につながり、上記
トランジスタ上に上記シリコン酸化膜の表面形状を反映
させた状態で延在する上記一方の電極を形成する工程と
、上記シリコン酸化膜とシリコン窒化膜との両方または
上記シリコン酸化膜のみをエッチングして除去して、上
記一方の電極のうち上記トランジスタ上に延在する部分
を下面が離間した状態で上記半導体基板上に突出させる
工程と、上記一方の電極の上面，側面および下面を覆う
キャパシタ絶縁膜を形成する工程と、上記キャパシタ絶
縁膜を挟んで上記一方の電極の上面，側面および下面に
対向する上部電極を形成する工程とを有しているので、
限られたセル面積でもってスタック型メモリセルの電荷
蓄積容量を増大させることができる。
導体メモリ素子の製造方法は、半導体基板表面に形成し
たトランジスタ上に、このトランジスタの端子に一方の
電極がつながるキャパシタを積層してメモリセルを作製
する半導体メモリ素子の製造方法であって、上記半導体
基板表面に形成した上記トランジスタ上に、層間絶縁膜
を堆積する工程と、上記層間絶縁膜上にシリコン窒化膜
を堆積し、このシリコン窒化膜の表面を熱酸化する工程
と、テトラ・エトキシ・シラン−オゾン系を材料とする
常圧化学気相成長法により、上記表面を熱酸化したシリ
コン窒化膜上に、波状に粗れた表面形状を有するシリコ
ン酸化膜を堆積する工程と、積層された上記層間絶縁膜
、シリコン窒化膜およびシリコン酸化膜のうち上記トラ
ンジスタのソース領域上の部分にコンタクトホールを開
口する工程と、減圧気相成長法により上記シリコン酸化
膜の表面に均一な厚さの多結晶シリコン膜を堆積し、堆
積した多結晶シリコン膜をパターン加工して、上記コン
タクトホールを通して上記ソース領域につながり、上記
トランジスタ上に上記シリコン酸化膜の表面形状を反映
させた状態で延在する上記一方の電極を形成する工程と
、上記シリコン酸化膜とシリコン窒化膜との両方または
上記シリコン酸化膜のみをエッチングして除去して、上
記一方の電極のうち上記トランジスタ上に延在する部分
を下面が離間した状態で上記半導体基板上に突出させる
工程と、上記一方の電極の上面，側面および下面を覆う
キャパシタ絶縁膜を形成する工程と、上記キャパシタ絶
縁膜を挟んで上記一方の電極の上面，側面および下面に
対向する上部電極を形成する工程とを有しているので、
限られたセル面積でもってスタック型メモリセルの電荷
蓄積容量を増大させることができる。
【図１】 この発明の一実施例の半導体メモリ素子の
製造方法を説明する工程図である。
製造方法を説明する工程図である。
【図２】 この発明の一実施例の半導体メモリ素子の
製造方法を説明する工程図である。
製造方法を説明する工程図である。
【図３】 この発明の一実施例の半導体メモリ素子の
製造方法を説明する工程図である。
製造方法を説明する工程図である。
【図４】 この発明の一実施例の半導体メモリ素子の
製造方法を説明する工程図である。
製造方法を説明する工程図である。
【図５】 他の実施例の製造方法により作製した半導
体メモリ素子を示す図である。
体メモリ素子を示す図である。
【図６】 従来の製造方法により作製した半導体メモ
リ素子を示す図である。
リ素子を示す図である。
１１ Ｐ型シリコン基板
１２ ゲート電極
１３ ドレイン領域
１３ａ，１４ａ Ｎ（−）型領域
１４ ソース領域
１５ サイドウォール絶縁膜
１６ 素子分離領域
１７，２２ 層間絶縁膜
２０ キャパシタ絶縁膜
２１ 上部電極
２２ ビット線
２９ 下部電極
Ｃ キャパシタ
Ｔ トランジスタ
Claims (1)
- 【請求項１】 半導体基板表面に形成したトランジス
タ上に、このトランジスタの端子に一方の電極がつなが
るキャパシタを積層してメモリセルを作製する半導体メ
モリ素子の製造方法であって、上記半導体基板表面に形
成した上記トランジスタ上に、層間絶縁膜を堆積する工
程と、上記層間絶縁膜上にシリコン窒化膜を堆積し、こ
のシリコン窒化膜の表面を熱酸化する工程と、テトラ・
エトキシ・シラン−オゾン系を材料とする常圧化学気相
成長法により、上記表面を熱酸化したシリコン窒化膜上
に、波状に粗れた表面形状を有するシリコン酸化膜を堆
積する工程と、積層された上記層間絶縁膜、シリコン窒
化膜およびシリコン酸化膜のうち上記トランジスタのソ
ース領域上の部分にコンタクトホールを開口する工程と
、減圧気相成長法により上記シリコン酸化膜の表面に均
一な厚さの多結晶シリコン膜を堆積し、堆積した多結晶
シリコン膜をパターン加工して、上記コンタクトホール
を通して上記ソース領域につながり、上記トランジスタ
上に上記シリコン酸化膜の表面形状を反映させた状態で
延在する上記一方の電極を形成する工程と、上記シリコ
ン酸化膜とシリコン窒化膜との両方または上記シリコン
酸化膜のみをエッチングして除去して、上記一方の電極
のうち上記トランジスタ上に延在する部分を下面が離間
した状態で上記半導体基板上に突出させる工程と、上記
一方の電極の上面，側面および下面を覆うキャパシタ絶
縁膜を形成する工程と、上記キャパシタ絶縁膜を挟んで
上記一方の電極の上面，側面および下面に対向する上部
電極を形成する工程とを有することを特徴とする半導体
メモリ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401637A JP2633395B2 (ja) | 1990-12-12 | 1990-12-12 | 半導体メモリ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401637A JP2633395B2 (ja) | 1990-12-12 | 1990-12-12 | 半導体メモリ素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04214666A true JPH04214666A (ja) | 1992-08-05 |
| JP2633395B2 JP2633395B2 (ja) | 1997-07-23 |
Family
ID=18511475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2401637A Expired - Fee Related JP2633395B2 (ja) | 1990-12-12 | 1990-12-12 | 半導体メモリ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2633395B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09293839A (ja) * | 1996-04-18 | 1997-11-11 | Taiwan Moseki Denshi Kofun Yugenkoshi | 半導体コンデンサーの製造方法及びその構造 |
| JPH09321253A (ja) * | 1996-05-27 | 1997-12-12 | United Microelectron Corp | Ｄｒａｍメモリセル用蓄電キャパシタおよび蓄電キャパシタの製造方法 |
| JPH09331033A (ja) * | 1996-06-05 | 1997-12-22 | Taiwan Moseki Denshi Kofun Yugenkoshi | 半導体コンデンサーの製造方法及びその構造 |
| US5700710A (en) * | 1994-11-11 | 1997-12-23 | Nec Corporation | Process of fabricating capacitor having waved rough surface of accumulating electrode |
| JPH1012835A (ja) * | 1996-06-12 | 1998-01-16 | Taiwan Moseki Denshi Kofun Yugenkoshi | 半導体素子の製造方法及びその構造 |
| EP0831531A1 (en) * | 1996-09-24 | 1998-03-25 | Oki Electric Industry Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
| KR100249917B1 (ko) * | 1996-06-14 | 2000-03-15 | 흥 치우 후 | Dram셀의 커패시터의 제조방법 |
| KR100250174B1 (ko) * | 1996-06-14 | 2000-04-01 | 흥 치우 후 | Dram 셀의 커패시터의 제조 방법 |
-
1990
- 1990-12-12 JP JP2401637A patent/JP2633395B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5700710A (en) * | 1994-11-11 | 1997-12-23 | Nec Corporation | Process of fabricating capacitor having waved rough surface of accumulating electrode |
| US6236078B1 (en) | 1995-09-24 | 2001-05-22 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
| JPH09293839A (ja) * | 1996-04-18 | 1997-11-11 | Taiwan Moseki Denshi Kofun Yugenkoshi | 半導体コンデンサーの製造方法及びその構造 |
| JPH09321253A (ja) * | 1996-05-27 | 1997-12-12 | United Microelectron Corp | Ｄｒａｍメモリセル用蓄電キャパシタおよび蓄電キャパシタの製造方法 |
| JPH09331033A (ja) * | 1996-06-05 | 1997-12-22 | Taiwan Moseki Denshi Kofun Yugenkoshi | 半導体コンデンサーの製造方法及びその構造 |
| JPH1012835A (ja) * | 1996-06-12 | 1998-01-16 | Taiwan Moseki Denshi Kofun Yugenkoshi | 半導体素子の製造方法及びその構造 |
| KR100249917B1 (ko) * | 1996-06-14 | 2000-03-15 | 흥 치우 후 | Dram셀의 커패시터의 제조방법 |
| KR100250174B1 (ko) * | 1996-06-14 | 2000-04-01 | 흥 치우 후 | Dram 셀의 커패시터의 제조 방법 |
| EP0831531A1 (en) * | 1996-09-24 | 1998-03-25 | Oki Electric Industry Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
| US6333226B1 (en) | 1996-09-24 | 2001-12-25 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor memory device having a capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2633395B2 (ja) | 1997-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2886280B2 (ja) | 半導体記憶装置の製造方法 | |
| JP3222944B2 (ja) | Ｄｒａｍセルのキャパシタの製造方法 | |
| JP2741672B2 (ja) | スタック形ｄｒａｍセルのキャパシタ製造方法 | |
| JPH04214666A (ja) | 半導体メモリ素子の製造方法 | |
| US6093617A (en) | Process to fabricate hemispherical grain polysilicon | |
| JPH0453160A (ja) | Ｄｒａｍセルのキヤパシタの製作方法 | |
| JPH02219264A (ja) | Ｄｒａｍセルおよびその製造方法 | |
| JPH04264767A (ja) | 半導体装置及びその製造方法 | |
| JPH09213903A (ja) | 半導体記憶装置の製造方法 | |
| JP2704557B2 (ja) | スタックドキャパシタセルを有する半導体装置 | |
| JP2627515B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH05251658A (ja) | 半導体装置の製造方法 | |
| JPH08148584A (ja) | 半導体装置とその製造方法 | |
| JPH01270343A (ja) | 半導体装置の製造方法 | |
| JP2713514B2 (ja) | 半導体メモリ素子の製造方法 | |
| JP3082691B2 (ja) | 半導体装置及びその製造方法 | |
| JP3048417B2 (ja) | 半導体装置の製造方法 | |
| KR940007392B1 (ko) | 반도체 메모리장치의 제조방법 | |
| JPH03214767A (ja) | 半導体装置の製造方法 | |
| JPH07130873A (ja) | 半導体装置の製造方法 | |
| JPH0474477A (ja) | 不揮発性記憶装置およびその製造方法 | |
| JPH08288472A (ja) | 半導体メモリセル及びその製造方法 | |
| KR940004596B1 (ko) | 반도체 기억 장치의 제조방법 | |
| JPH03278566A (ja) | 半導体装置の製造方法 | |
| KR100269607B1 (ko) | 캐패시터 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080425 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090425 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |