JPH04215150A - アドレス変換装置 - Google Patents
アドレス変換装置Info
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- JPH04215150A JPH04215150A JP2410296A JP41029690A JPH04215150A JP H04215150 A JPH04215150 A JP H04215150A JP 2410296 A JP2410296 A JP 2410296A JP 41029690 A JP41029690 A JP 41029690A JP H04215150 A JPH04215150 A JP H04215150A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、仮想記憶方式を提供す
る情報処理装置におけるアドレス変換に利用する。
る情報処理装置におけるアドレス変換に利用する。
【０００２】本発明は、参照される可能性の低いアドレ
ス変換対の保存を少なくし、アドレス変換バッファの利
用効率を高めるアドレス変換装置に関する。
ス変換対の保存を少なくし、アドレス変換バッファの利
用効率を高めるアドレス変換装置に関する。
【０００３】
【従来の技術】仮想記憶方式を提供する情報処理装置に
おいて、仮想アドレスを実アドレスに変換する際には、
変換の対象となる仮想アドレスをもとに、主記憶装置上
に格納されているアドレス変換テーブルを索引して実ア
ドレスを求めるが、これには中央処理装置に比べ低速な
主記憶装置へ複数回のアクセスが必要となる。
おいて、仮想アドレスを実アドレスに変換する際には、
変換の対象となる仮想アドレスをもとに、主記憶装置上
に格納されているアドレス変換テーブルを索引して実ア
ドレスを求めるが、これには中央処理装置に比べ低速な
主記憶装置へ複数回のアクセスが必要となる。
【０００４】そこで、アドレス変換の高速化のために、
中央処理装置内に、高速のアドレス変換バッファ（ＴＬ
Ｂ）を設け、一度アドレス変換テーブルを索引すること
により仮想アドレスから実アドレスへの変換がなされる
と、その対応をアドレス変換バッファ（ＴＬＢ）に登録
する。以後のアドレス変換の際にはまずアドレス変換バ
ッファ（ＴＬＢ）を参照し、アドレス変換バッファ（Ｔ
ＬＢ）に登録済みであれば即座に実アドレスを得ること
ができる。
中央処理装置内に、高速のアドレス変換バッファ（ＴＬ
Ｂ）を設け、一度アドレス変換テーブルを索引すること
により仮想アドレスから実アドレスへの変換がなされる
と、その対応をアドレス変換バッファ（ＴＬＢ）に登録
する。以後のアドレス変換の際にはまずアドレス変換バ
ッファ（ＴＬＢ）を参照し、アドレス変換バッファ（Ｔ
ＬＢ）に登録済みであれば即座に実アドレスを得ること
ができる。
【０００５】一般に、プログラムの仮想アドレスは局所
的に処理されることが多く、アドレス変換バッファ（Ｔ
ＬＢ）のエントリ数が多くなれば、求める実アドレスが
アドレス変換バッファ（ＴＬＢ）に登録されている確率
は高くなり、高速にアドレス変換を行うことができる。
的に処理されることが多く、アドレス変換バッファ（Ｔ
ＬＢ）のエントリ数が多くなれば、求める実アドレスが
アドレス変換バッファ（ＴＬＢ）に登録されている確率
は高くなり、高速にアドレス変換を行うことができる。
【０００６】図２は従来技術によるアドレス変換の例を
示したものである。
示したものである。
【０００７】仮想アドレスレジスタ２０１ には変換の
対象となる仮想アドレスが格納されている。仮想アドレ
スレジスタ２０１ から送出される仮想アドレスにより
アドレス変換バッファ（ＴＬＢ）２０２ を索引し対応
するエントリを読み出す。読み出されたエントリ中の仮
想アドレス部２０２−１ はコンパレータ２０５ に送
出され、仮想アドレスレジスタ２０１ が送出される仮
想アドレスと比較される。
対象となる仮想アドレスが格納されている。仮想アドレ
スレジスタ２０１ から送出される仮想アドレスにより
アドレス変換バッファ（ＴＬＢ）２０２ を索引し対応
するエントリを読み出す。読み出されたエントリ中の仮
想アドレス部２０２−１ はコンパレータ２０５ に送
出され、仮想アドレスレジスタ２０１ が送出される仮
想アドレスと比較される。
【０００８】コンパレータ２０５ による比較の結果、
一致していたときにはアドレス変換バッファ（ＴＬＢ）
２０２ から読み出したエントリの実アドレス部２０２
−２ が信号線２１２ へ出力される。一方、比較結果
が不一致のときには、アドレス変換手段２０３ が起動
される。
一致していたときにはアドレス変換バッファ（ＴＬＢ）
２０２ から読み出したエントリの実アドレス部２０２
−２ が信号線２１２ へ出力される。一方、比較結果
が不一致のときには、アドレス変換手段２０３ が起動
される。
【０００９】アドレス変換手段２０３ は仮想アドレス
レジスタ２０１ から送出される仮想アドレスをもとに
、主記憶装置２０４ 上に格納されているアドレス変換
テーブルを索引し実アドレスを求める。求めた実アドレ
スはアドレス変換バッファ（ＴＬＢ）２０２ の実アド
レス部２０２−２に送出され、仮想アドレスレジスタ２
０１ の送出する仮想アドレスと共にアドレス変換バッ
ファ（ＴＬＢ）２０２ に登録される。登録された実ア
ドレスは、続いて行われるアドレス変換バッファ（ＴＬ
Ｂ）２０２ の索引によって読み出され、信号線２１２
へ送出される。以上説明した従来の装置において、仮
想アドレスを実アドレスに変換することを目的とするア
ドレス変換命令のように、一度実アドレスを得れば以後
その実アドレスは当分参照されないような場合のアドレ
ス変換を行う際には、やはり、アドレス変換手段２０３
が求めた実アドレスをアドレス変換バッファ（ＴＬＢ
）２０２ に登録した後に読み出し、目的とする実アド
レスを得る。
レジスタ２０１ から送出される仮想アドレスをもとに
、主記憶装置２０４ 上に格納されているアドレス変換
テーブルを索引し実アドレスを求める。求めた実アドレ
スはアドレス変換バッファ（ＴＬＢ）２０２ の実アド
レス部２０２−２に送出され、仮想アドレスレジスタ２
０１ の送出する仮想アドレスと共にアドレス変換バッ
ファ（ＴＬＢ）２０２ に登録される。登録された実ア
ドレスは、続いて行われるアドレス変換バッファ（ＴＬ
Ｂ）２０２ の索引によって読み出され、信号線２１２
へ送出される。以上説明した従来の装置において、仮
想アドレスを実アドレスに変換することを目的とするア
ドレス変換命令のように、一度実アドレスを得れば以後
その実アドレスは当分参照されないような場合のアドレ
ス変換を行う際には、やはり、アドレス変換手段２０３
が求めた実アドレスをアドレス変換バッファ（ＴＬＢ
）２０２ に登録した後に読み出し、目的とする実アド
レスを得る。
【００１０】
【発明が解決しようとする課題】上述した従来の技術で
は、与えられた仮想アドレスを実アドレスに変換するだ
けで、データのアクセスを行わないようなアドレス変換
命令によるアドレス変換の際に、以後参照される可能性
の低いアドレス変換対をアドレス変換バッファ（ＴＬＢ
）に登録するため、より参照される可能性の高い変換対
が追い出されてしまい、アドレス変換バッファ（ＴＬＢ
）の利用効率を低下させてしまう問題がある。
は、与えられた仮想アドレスを実アドレスに変換するだ
けで、データのアクセスを行わないようなアドレス変換
命令によるアドレス変換の際に、以後参照される可能性
の低いアドレス変換対をアドレス変換バッファ（ＴＬＢ
）に登録するため、より参照される可能性の高い変換対
が追い出されてしまい、アドレス変換バッファ（ＴＬＢ
）の利用効率を低下させてしまう問題がある。
【００１１】本発明はこのような問題を解決するもので
、参照される可能性の低いアドレス変換対の保存を少な
くしてアドレス変換バッファの利用効率を高めることが
できる装置を提供することを目的とする。
、参照される可能性の低いアドレス変換対の保存を少な
くしてアドレス変換バッファの利用効率を高めることが
できる装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、仮想アドレス
を格納する仮想アドレスレジスタと、仮想アドレス部お
よび実アドレス部を有し、仮想アドレスと実アドレスと
を対として複数記憶するアドレス変換バッファと、前記
仮想アドレス部の出力と前記仮想アドレスレジスタの出
力とを比較するコンパレータと、このコンパレータの比
較結果が不一致のときに起動され、前記仮想アドレスレ
ジスタから送出された仮想アドレスに基づき主記憶装置
のアドレス変換テーブルを索引して実アドレスを送出す
るアドレス変換手段とを備えたアドレス変換装置におい
て、前記仮想アドレスレジスタに付随し、前記アドレス
変換手段が求めた実アドレスを前記アドレス変換バッフ
ァに登録するか否かを指定する指示子を格納する領域が
設けられ、前記アドレス変換手段から送出された実アド
レスを格納する実アドレスレジスタと、前記指示子の指
定により前記アドレス変換バッファからの実アドレスと
前記アドレス変換手段により求められた実アドレスとの
いずれかを選択して出力するセレクタとを提供すること
を目的とする。。
を格納する仮想アドレスレジスタと、仮想アドレス部お
よび実アドレス部を有し、仮想アドレスと実アドレスと
を対として複数記憶するアドレス変換バッファと、前記
仮想アドレス部の出力と前記仮想アドレスレジスタの出
力とを比較するコンパレータと、このコンパレータの比
較結果が不一致のときに起動され、前記仮想アドレスレ
ジスタから送出された仮想アドレスに基づき主記憶装置
のアドレス変換テーブルを索引して実アドレスを送出す
るアドレス変換手段とを備えたアドレス変換装置におい
て、前記仮想アドレスレジスタに付随し、前記アドレス
変換手段が求めた実アドレスを前記アドレス変換バッフ
ァに登録するか否かを指定する指示子を格納する領域が
設けられ、前記アドレス変換手段から送出された実アド
レスを格納する実アドレスレジスタと、前記指示子の指
定により前記アドレス変換バッファからの実アドレスと
前記アドレス変換手段により求められた実アドレスとの
いずれかを選択して出力するセレクタとを提供すること
を目的とする。。
【００１３】前記実アドレスレジスタに有効な実アドレ
スが格納されているか否かを示すフラグが設けられ、前
記コンパレータは、前記仮想アドレス部の出力と前記仮
想アドレスレジスタとの比較結果と、前記フラグの内容
とのいずれかを前記指示子の出力内容にしたがって出力
する手段を含むことが望ましい。
スが格納されているか否かを示すフラグが設けられ、前
記コンパレータは、前記仮想アドレス部の出力と前記仮
想アドレスレジスタとの比較結果と、前記フラグの内容
とのいずれかを前記指示子の出力内容にしたがって出力
する手段を含むことが望ましい。
【００１４】
【作用】アドレス変換手段が主記憶装置のアドレス変換
テーブルを索引して求めた実アドレスを実アドレスレジ
スタに一時格納しておき、アドレス変換命令によるアド
レス変換の際の指示にしたがって以後参照される可能性
の少ないアドレス変換対をアドレス変換バッファ（ＴＬ
Ｂ）に登録せずに、実アドレスレジスタから取り出し変
換を行い、参照される可能性の高いアドレス変換対のみ
をアドレス変換バッファ（ＴＬＢ）に登録する。
テーブルを索引して求めた実アドレスを実アドレスレジ
スタに一時格納しておき、アドレス変換命令によるアド
レス変換の際の指示にしたがって以後参照される可能性
の少ないアドレス変換対をアドレス変換バッファ（ＴＬ
Ｂ）に登録せずに、実アドレスレジスタから取り出し変
換を行い、参照される可能性の高いアドレス変換対のみ
をアドレス変換バッファ（ＴＬＢ）に登録する。
【００１５】これにより、アドレス変換バッファ（ＴＬ
Ｂ）の利用効率を高めることができる。
Ｂ）の利用効率を高めることができる。
【００１６】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明実施例の構成を示すブロック図である
。
る。図１は本発明実施例の構成を示すブロック図である
。
【００１７】本発明実施例は、仮想アドレスを格納する
仮想アドレスレジスタ１と、仮想アドレス部３−１およ
び実アドレス部３−２を有し、仮想アドレスと実アドレ
スとを対として複数記憶するアドレス変換バッファ（Ｔ
ＬＢ）３と、仮想アドレス部３−１の出力と仮想アドレ
スレジスタ１の出力とを比較するコンパレータ８と、こ
のコンパレータ８の比較結果が不一致のときに起動され
、仮想アドレスレジスタ１から送出された仮想アドレス
に基づき主記憶装置５のアドレス変換テーブルを索引し
て実アドレスを送出するアドレス変換手段４とを備え、
本発明の特徴として、仮想アドレスレジスタ１に付随し
、アドレス変換手段４が求めた実アドレスをアドレス変
換バッファ（ＴＬＢ）３に登録するか否かを指定する指
示子２を格納する領域が設けられ、アドレス変換手段４
から送出された実アドレスを格納する実アドレスレジス
タ６と、指示子２の指定によりアドレス変換バッファ（
ＴＬＢ）３からの実アドレスとアドレス変換手段４によ
り求められた実アドレスとのいずれかを選択して出力す
るセレクタ９とを備え、実アドレスレジスタ６に有効な
実アドレスが格納されているか否かを示すフラグ７が設
けられ、コンパレータ８は、仮想アドレス部３−１の出
力と仮想アドレスレジスタ１との比較結果と、アドレス
変換手段４が変換した実アドレスが有効であることを示
すフラグ７の内容とのいずれかを指示子２の出力内容に
したがって出力する手段を含む。
仮想アドレスレジスタ１と、仮想アドレス部３−１およ
び実アドレス部３−２を有し、仮想アドレスと実アドレ
スとを対として複数記憶するアドレス変換バッファ（Ｔ
ＬＢ）３と、仮想アドレス部３−１の出力と仮想アドレ
スレジスタ１の出力とを比較するコンパレータ８と、こ
のコンパレータ８の比較結果が不一致のときに起動され
、仮想アドレスレジスタ１から送出された仮想アドレス
に基づき主記憶装置５のアドレス変換テーブルを索引し
て実アドレスを送出するアドレス変換手段４とを備え、
本発明の特徴として、仮想アドレスレジスタ１に付随し
、アドレス変換手段４が求めた実アドレスをアドレス変
換バッファ（ＴＬＢ）３に登録するか否かを指定する指
示子２を格納する領域が設けられ、アドレス変換手段４
から送出された実アドレスを格納する実アドレスレジス
タ６と、指示子２の指定によりアドレス変換バッファ（
ＴＬＢ）３からの実アドレスとアドレス変換手段４によ
り求められた実アドレスとのいずれかを選択して出力す
るセレクタ９とを備え、実アドレスレジスタ６に有効な
実アドレスが格納されているか否かを示すフラグ７が設
けられ、コンパレータ８は、仮想アドレス部３−１の出
力と仮想アドレスレジスタ１との比較結果と、アドレス
変換手段４が変換した実アドレスが有効であることを示
すフラグ７の内容とのいずれかを指示子２の出力内容に
したがって出力する手段を含む。
【００１８】仮想アドレスレジスタ１は、仮想アドレス
が格納されるレジスタである。その内容はアドレス変換
バッファ（ＴＬＢ）３、アドレス変換手段４、およびコ
ンパレータ８に送出される。仮想アドレスレジスタ１に
格納されている仮想アドレスが、アドレス変換命令によ
るものであるときだけ論理０になる指示子２の内容はア
ドレス変換バッファ（ＴＬＢ）３、コンパレータ８、お
よびインバータ１０を通して実アドレスレジスタ６に送
出される。
が格納されるレジスタである。その内容はアドレス変換
バッファ（ＴＬＢ）３、アドレス変換手段４、およびコ
ンパレータ８に送出される。仮想アドレスレジスタ１に
格納されている仮想アドレスが、アドレス変換命令によ
るものであるときだけ論理０になる指示子２の内容はア
ドレス変換バッファ（ＴＬＢ）３、コンパレータ８、お
よびインバータ１０を通して実アドレスレジスタ６に送
出される。
【００１９】アドレス変換バッファ（ＴＬＢ）３は、複
数のエントリを持ち、それぞれのエントリは仮想アドレ
スを格納する仮想アドレス部３−１と、実アドレスを格
納する実アドレス部３−２により構成され、仮想アドレ
スにより索引されて対応するエントリが出力される。仮
想アドレス部３−１の出力はコンパレータ８に送出され
、実アドレス部３−２の出力はセレクタ９へ送出される
。
数のエントリを持ち、それぞれのエントリは仮想アドレ
スを格納する仮想アドレス部３−１と、実アドレスを格
納する実アドレス部３−２により構成され、仮想アドレ
スにより索引されて対応するエントリが出力される。仮
想アドレス部３−１の出力はコンパレータ８に送出され
、実アドレス部３−２の出力はセレクタ９へ送出される
。
【００２０】アドレス変換手段４は、コンパレータ８か
ら送出される信号により起動され、主記憶装置５とのイ
ンタフェースを持ち、主記憶装置５上のアドレス変換テ
ーブルを索引して、与えられた仮想アドレスから実アド
レスを求め、アドレス変換バッファ（ＴＬＢ）３および
実アドレスレジスタ６へ送出する。
ら送出される信号により起動され、主記憶装置５とのイ
ンタフェースを持ち、主記憶装置５上のアドレス変換テ
ーブルを索引して、与えられた仮想アドレスから実アド
レスを求め、アドレス変換バッファ（ＴＬＢ）３および
実アドレスレジスタ６へ送出する。
【００２１】実アドレスレジスタ６は、アドレス変換手
段４から送出された実アドレスを格納し、セレクタ９へ
送出する。実アドレスレジスタ６に有効な実アドレスが
格納されているときに論理１となるように設けられたフ
ラグ７の内容はコンパレータ８に送出される。
段４から送出された実アドレスを格納し、セレクタ９へ
送出する。実アドレスレジスタ６に有効な実アドレスが
格納されているときに論理１となるように設けられたフ
ラグ７の内容はコンパレータ８に送出される。
【００２２】コンパレータ８は、アドレス変換バッファ
（ＴＬＢ）３の仮想アドレス部３−１の出力と、仮想ア
ドレスレジスタ１の出力を比較する。このとき、指示子
２が論理１であれば、比較結果が信号１０３ として出
力されるが、指示子２が論理０のときは、フラグ７から
送出された信号を信号１０３ として出力する。
（ＴＬＢ）３の仮想アドレス部３−１の出力と、仮想ア
ドレスレジスタ１の出力を比較する。このとき、指示子
２が論理１であれば、比較結果が信号１０３ として出
力されるが、指示子２が論理０のときは、フラグ７から
送出された信号を信号１０３ として出力する。
【００２３】セレクタ９は、アドレス変換バッファ（Ｔ
ＬＢ）３の実アドレス部３−２の出力と、実アドレスレ
ジスタ６の出力および指示子２の出力を受け、指示子２
が論理０のときは実アドレスレジスタ６からの出力を出
力し、指示子２が論理１のときはアドレス変換バッファ
（ＴＬＢ）３の実アドレス部３−２からの出力をそれぞ
れ選択して出力する。
ＬＢ）３の実アドレス部３−２の出力と、実アドレスレ
ジスタ６の出力および指示子２の出力を受け、指示子２
が論理０のときは実アドレスレジスタ６からの出力を出
力し、指示子２が論理１のときはアドレス変換バッファ
（ＴＬＢ）３の実アドレス部３−２からの出力をそれぞ
れ選択して出力する。
【００２４】次に、このように構成された本発明実施例
の動作について説明する。まず、指示子２が論理１のと
きの動作を説明する。
の動作について説明する。まず、指示子２が論理１のと
きの動作を説明する。
【００２５】仮想アドレスレジスタ１に格納されている
仮想アドレスをキーとしてアドレス変換バッファ（ＴＬ
Ｂ）３を索引し、対応するエントリを読み出す。仮想ア
ドレス部３−１からの出力は、コンパレータ８で仮想ア
ドレスレジスタ１からの出力と比較される。比較の結果
一致してしれば、実アドレス部３−２の出力がセレクタ
９で選択され信号線１１１ に送出される。比較の結果
不一致であれば、アドレス変換手段４ が起動される。
仮想アドレスをキーとしてアドレス変換バッファ（ＴＬ
Ｂ）３を索引し、対応するエントリを読み出す。仮想ア
ドレス部３−１からの出力は、コンパレータ８で仮想ア
ドレスレジスタ１からの出力と比較される。比較の結果
一致してしれば、実アドレス部３−２の出力がセレクタ
９で選択され信号線１１１ に送出される。比較の結果
不一致であれば、アドレス変換手段４ が起動される。
【００２６】アドレス変換手段４で求められた実アドレ
スはアドレス変換バッファ（ＴＬＢ）３の実アドレス部
３−２と実アドレスレジスタ６に送出され、アドレス変
換バッファ（ＴＬＢ）３の仮想アドレス部３−１に仮想
アドレスレジスタ１の出力が格納されるのと同時に、指
示子２の指示によりアドレス変換バッファ（ＴＬＢ）３
の実アドレス部３−２に格納される。次いで、再びアド
レス変換バッファ（ＴＬＢ）３の索引が行われ、格納し
た実アドレスが信号線１１１に送出される。
スはアドレス変換バッファ（ＴＬＢ）３の実アドレス部
３−２と実アドレスレジスタ６に送出され、アドレス変
換バッファ（ＴＬＢ）３の仮想アドレス部３−１に仮想
アドレスレジスタ１の出力が格納されるのと同時に、指
示子２の指示によりアドレス変換バッファ（ＴＬＢ）３
の実アドレス部３−２に格納される。次いで、再びアド
レス変換バッファ（ＴＬＢ）３の索引が行われ、格納し
た実アドレスが信号線１１１に送出される。
【００２７】次に、指示子２が論理０のときの動作を説
明する。
明する。
【００２８】初期状態では実アドレスレジスタ６に有効
な実アドレスはなく、フラグ７は論理０である。前述の
指示子２が論理１の場合と同様にアドレス変換バッファ
（ＴＬＢ）３を索引するが、指示子２の指示によりコン
パレータ８はフラグ７の出力をそのまま出力する。この
ときフラグ７は論理０であるので、アドレス変換手段４
が起動され、仮想アドレスレジスタ１に格納されている
仮想アドレスから実アドレスが求められる。
な実アドレスはなく、フラグ７は論理０である。前述の
指示子２が論理１の場合と同様にアドレス変換バッファ
（ＴＬＢ）３を索引するが、指示子２の指示によりコン
パレータ８はフラグ７の出力をそのまま出力する。この
ときフラグ７は論理０であるので、アドレス変換手段４
が起動され、仮想アドレスレジスタ１に格納されている
仮想アドレスから実アドレスが求められる。
【００２９】求めた実アドレスは、指示子２の指示によ
り実アドレスレジスタ６に格納され、フラグ７は論理１
となる。次いで、再びアドレス変換バッファ（ＴＬＢ）
３の索引が行われ、今度はフラグ７が論理１であること
から、セレクタ９で実アドレスレジスタ６の出力が選択
され、信号線１１１ に送出される。そして、フラグ７
を論理０にし、実アドレスレジスタ６の内容を無効とす
る。
り実アドレスレジスタ６に格納され、フラグ７は論理１
となる。次いで、再びアドレス変換バッファ（ＴＬＢ）
３の索引が行われ、今度はフラグ７が論理１であること
から、セレクタ９で実アドレスレジスタ６の出力が選択
され、信号線１１１ に送出される。そして、フラグ７
を論理０にし、実アドレスレジスタ６の内容を無効とす
る。
【００３０】
【発明の効果】以上説明したように本発明によれば、ア
ドレス変換命令によるアドレス変換を指示する指示子お
よび実アドレスを格納するレジスタを設けることにより
、アドレス変換命令によるアドレス変換時に以後参照さ
れる可能性の少ないアドレス変換対をアドレス変換バッ
ファ（ＴＬＢ）に登録することなく実アドレスレジスタ
を使用して変換を行うことができ、参照される可能性の
高いアドレス変換対を保存することができるため、アド
レス変換バッファ（ＴＬＢ）の利用効率を高めることが
できる効果がある。
ドレス変換命令によるアドレス変換を指示する指示子お
よび実アドレスを格納するレジスタを設けることにより
、アドレス変換命令によるアドレス変換時に以後参照さ
れる可能性の少ないアドレス変換対をアドレス変換バッ
ファ（ＴＬＢ）に登録することなく実アドレスレジスタ
を使用して変換を行うことができ、参照される可能性の
高いアドレス変換対を保存することができるため、アド
レス変換バッファ（ＴＬＢ）の利用効率を高めることが
できる効果がある。
【図１】 本発明実施例の構成を示すブロック図。
【図２】 従来装置の構成を示すブロック図。
１、２０１ 仮想アドレスレジスタ２ 指示
子 ３、２０２ アドレス変換バッファ（ＴＬＢ）４、
２０３ アドレス変換手段 ５、２０４ …主記憶装置 ６ 実アドレスレジスタ ７ フラグ ８、２０５ コンパレータ ９ セレクタ
子 ３、２０２ アドレス変換バッファ（ＴＬＢ）４、
２０３ アドレス変換手段 ５、２０４ …主記憶装置 ６ 実アドレスレジスタ ７ フラグ ８、２０５ コンパレータ ９ セレクタ
Claims (3)
- 【請求項１】 仮想アドレスを格納する仮想アドレス
レジスタと、仮想アドレス部および実アドレス部を有し
、仮想アドレスと実アドレスとを対として複数記憶する
アドレス変換バッファと、前記仮想アドレス部の出力と
前記仮想アドレスレジスタの出力とを比較するコンパレ
ータと、このコンパレータの比較結果が不一致のときに
起動され、前記仮想アドレスレジスタから送出された仮
想アドレスに基づき主記憶装置のアドレス変換テーブル
を索引して実アドレスを送出するアドレス変換手段とを
備えたアドレス変換装置において、前記仮想アドレスレ
ジスタに付随し、前記アドレス変換手段が求めた実アド
レスを前記アドレス変換バッファに登録するか否かを指
定する指示子を格納する領域が設けられ、前記アドレス
変換手段から送出された実アドレスを格納する実アドレ
スレジスタと、前記指示子の指定により前記アドレス変
換バッファからの実アドレスと前記アドレス変換手段に
より求められた実アドレスとのいずれかを選択して出力
するセレクタとを備えたことを特徴とするアドレス変換
装置。 - 【請求項２】 前記実アドレスレジスタに有効な実ア
ドレスが格納されているか否かを示すフラグが設けられ
た請求項１記載のアドレス変換装置。 - 【請求項３】 前記コンパレータは、前記仮想アドレ
ス部の出力と前記仮想アドレスレジスタとの比較結果と
、前記フラグの内容とのいずれかを前記指示子の出力内
容にしたがって出力する手段を含む請求項１記載のアド
レス変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2410296A JPH04215150A (ja) | 1990-12-12 | 1990-12-12 | アドレス変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2410296A JPH04215150A (ja) | 1990-12-12 | 1990-12-12 | アドレス変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04215150A true JPH04215150A (ja) | 1992-08-05 |
Family
ID=18519480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2410296A Pending JPH04215150A (ja) | 1990-12-12 | 1990-12-12 | アドレス変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04215150A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5860145A (en) * | 1994-09-28 | 1999-01-12 | Kabushiki Kaisha Toshiba | Address translation device storage last address translation in register separate from TLB |
-
1990
- 1990-12-12 JP JP2410296A patent/JPH04215150A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5860145A (en) * | 1994-09-28 | 1999-01-12 | Kabushiki Kaisha Toshiba | Address translation device storage last address translation in register separate from TLB |
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