JPH04215424A - 金属半導体オーム接触接点形成処理方法 - Google Patents
金属半導体オーム接触接点形成処理方法Info
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- JPH04215424A JPH04215424A JP3045550A JP4555091A JPH04215424A JP H04215424 A JPH04215424 A JP H04215424A JP 3045550 A JP3045550 A JP 3045550A JP 4555091 A JP4555091 A JP 4555091A JP H04215424 A JPH04215424 A JP H04215424A
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- Japan
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- metal
- ohmic contact
- semiconductor
- forming
- semiconductor ohmic
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/01—Manufacture or treatment
- H10D1/025—Manufacture or treatment of resistors having potential barriers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
- H10D64/0112—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors using conductive layers comprising silicides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
- H10W20/057—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches by selectively depositing, e.g. by using selective CVD or plating
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、わずかにドーピングさ
れた領域上に金属半導体（Ｍ−Ｓ） オーム接触接点を
形成するに当り、ドーパントをイオン注入し、後にアニ
ーリング処理を行うことにより、特に接点を形成すべき
半導体の表面をドーパント富化（ｅｎｒｉｃｈｍｅｎｔ
）する方法に関するものである。
れた領域上に金属半導体（Ｍ−Ｓ） オーム接触接点を
形成するに当り、ドーパントをイオン注入し、後にアニ
ーリング処理を行うことにより、特に接点を形成すべき
半導体の表面をドーパント富化（ｅｎｒｉｃｈｍｅｎｔ
）する方法に関するものである。
【０００２】半導体装置と金属端子との界面として作用
するＭ−Ｓ オーム接触接点の基本的条件は、電流がこ
れら接点を通る際に大きな電圧降下を導入せず、装置自
体の電気特性を変えないようにすることである。
するＭ−Ｓ オーム接触接点の基本的条件は、電流がこ
れら接点を通る際に大きな電圧降下を導入せず、装置自
体の電気特性を変えないようにすることである。
【０００ 】Ｍ−Ｓ 接合接点の固有抵抗値が依存す
る主な要因の１つは、Ｍ−Ｓ 界面と関連する半導体中
の電気的に活性なドーパントの濃度と使用する金属の選
択とにある。
る主な要因の１つは、Ｍ−Ｓ 界面と関連する半導体中
の電気的に活性なドーパントの濃度と使用する金属の選
択とにある。
【０００ 】
【従来の技術】Ｍ−Ｓ オーム接触接点を形成する場合
、半導体の表面における活性ドーパントの濃度が充分に
高くない場合、この表面をドーパントで富化させる。最
も広く用いられている富化方法は、ドーパントを予備堆
積するかイオン注入する方法である。最初の方法の場合
極めて高い温度（９００℃以上） を必要とする。後の
方法の場合、イオンボンバードメントによって非晶質材
料の表面を生ぜしめると、後のアニーリング処理を珪素
の場合 ５００〜５５０ ℃よりも高い温度で行ない、
損傷された層を固相（”ＳＰＥ”）にエピタキシアル再
成長させ、イオン注入された種を活性化する必要がある
。一方、イオンボンバードメントにより非晶質化を生ぜ
しめない場合には、イオン注入された種を活性化するの
により一層高い温度を用いる必要がある。
、半導体の表面における活性ドーパントの濃度が充分に
高くない場合、この表面をドーパントで富化させる。最
も広く用いられている富化方法は、ドーパントを予備堆
積するかイオン注入する方法である。最初の方法の場合
極めて高い温度（９００℃以上） を必要とする。後の
方法の場合、イオンボンバードメントによって非晶質材
料の表面を生ぜしめると、後のアニーリング処理を珪素
の場合 ５００〜５５０ ℃よりも高い温度で行ない、
損傷された層を固相（”ＳＰＥ”）にエピタキシアル再
成長させ、イオン注入された種を活性化する必要がある
。一方、イオンボンバードメントにより非晶質化を生ぜ
しめない場合には、イオン注入された種を活性化するの
により一層高い温度を用いる必要がある。
【０００ 】又、これら双方の方法では、熱処理を行
なう温度は、ウェファの前面に金属化層（例えばアルミ
ニウム）或いは有機材料（例えばポリイミド）の層が存
在する場合に適用しえない。
なう温度は、ウェファの前面に金属化層（例えばアルミ
ニウム）或いは有機材料（例えばポリイミド）の層が存
在する場合に適用しえない。
【０００ 】
【発明が解決しようとする課題】本発明の目的は、関連
のアニーリング処理の温度及び持続時間を、半導体、特
にウェファの前面上の装置の構造上／機能上の特性を変
えるおそれを無くした値に保ちうるようにする、接点表
面のドーパント富化処理により、わずかにドーピングさ
れた半導体領域上にオーム接触特性の Ｍ−Ｓ接点を形
成することにある。
のアニーリング処理の温度及び持続時間を、半導体、特
にウェファの前面上の装置の構造上／機能上の特性を変
えるおそれを無くした値に保ちうるようにする、接点表
面のドーパント富化処理により、わずかにドーピングさ
れた半導体領域上にオーム接触特性の Ｍ−Ｓ接点を形
成することにある。
【００ 】
【課題を解決するための手段】本発明は、ドーパントを
イオン注入し、次にアニーリング処理を行うことにより
、接点を形成すべき半導体の表面のドーパントの富化を
行う金属半導体オーム接触接点形成処理方法において、
イオン注入工程に続いて、イオン注入された表面上に金
属膜を堆積し、次に ５００ ℃よりも可成り低い温
度で６０分よりも可成り短い期間アニーリング処理を行
うことを特徴とする。
イオン注入し、次にアニーリング処理を行うことにより
、接点を形成すべき半導体の表面のドーパントの富化を
行う金属半導体オーム接触接点形成処理方法において、
イオン注入工程に続いて、イオン注入された表面上に金
属膜を堆積し、次に ５００ ℃よりも可成り低い温
度で６０分よりも可成り短い期間アニーリング処理を行
うことを特徴とする。
【００ 】
【実施例】本発明による金属半導体オーム接触接点形成
処理方法は以下の工程を有する。工程１半導体の表面上
で、オーム接触接点を形成すべき領域に以下の条件を考
慮してイオン注入を行なう。− イオン注入すべきド
ーパントの種は、一旦活性化されると、もとの珪素領域
の電気特性に一致する電気特性を有する種類のものとす
る必要がある。− 非晶質化区域の厚さ、従ってアニ
ーリングに要する時間を制限するようにイオン注入エネ
ルギーを充分低くする必要があり、珪素中に砒素をイオ
ン注入する場合、イオン注入エネルギーは３０ ＫｅＶ
を越えないことが望ましく、例えば１０１７原子／ｃｍ
３以下のドーパント濃度を有するＮ型珪素領域を以って
開始する場合、 １０ ＫｅＶ 付近のエネルギー及び
約４・１０１４原子／ｃｍ２のドーズ量で砒素をイオン
注入することができる（導入すべきドーパントのドーズ
量はイオン注入すべきイオンの質量及び所望のドーパン
ト濃度に依存すること明らかである。）この工程を図１
に示す。１は半導体、２は半導体の表面上の誘電体層、
３はイオン注入の結果非晶質化した領域である。
処理方法は以下の工程を有する。工程１半導体の表面上
で、オーム接触接点を形成すべき領域に以下の条件を考
慮してイオン注入を行なう。− イオン注入すべきド
ーパントの種は、一旦活性化されると、もとの珪素領域
の電気特性に一致する電気特性を有する種類のものとす
る必要がある。− 非晶質化区域の厚さ、従ってアニ
ーリングに要する時間を制限するようにイオン注入エネ
ルギーを充分低くする必要があり、珪素中に砒素をイオ
ン注入する場合、イオン注入エネルギーは３０ ＫｅＶ
を越えないことが望ましく、例えば１０１７原子／ｃｍ
３以下のドーパント濃度を有するＮ型珪素領域を以って
開始する場合、 １０ ＫｅＶ 付近のエネルギー及び
約４・１０１４原子／ｃｍ２のドーズ量で砒素をイオン
注入することができる（導入すべきドーパントのドーズ
量はイオン注入すべきイオンの質量及び所望のドーパン
ト濃度に依存すること明らかである。）この工程を図１
に示す。１は半導体、２は半導体の表面上の誘電体層、
３はイオン注入の結果非晶質化した領域である。
【０００ 】工程２イオン注入された表面上に金属膜
を堆積する。金属は使用した半導体に対するバリアの高
さが最低である金属の中から選択するのが好ましい。工
程１で考慮した例（Ｎ型珪素領域等）の場合、約 １０
０ｎｍの厚さのチタニウム膜を堆積しうる。この工程２
を図２に示しており、４が堆積された金属膜を示してい
る。
を堆積する。金属は使用した半導体に対するバリアの高
さが最低である金属の中から選択するのが好ましい。工
程１で考慮した例（Ｎ型珪素領域等）の場合、約 １０
０ｎｍの厚さのチタニウム膜を堆積しうる。この工程２
を図２に示しており、４が堆積された金属膜を示してい
る。
【０００ 】工程３真空又は不活性雰囲気中で６０分
よりも短い期間（好ましくは３０分間以下） の間４５
０℃よりも低い温度でアニーリング処理を行ない、その
結果、非晶質化領域を再成長させるとともにイオン注入
されたドーパントの種を活性化させる。前の工程１及び
２で考慮した例（Ｎ型珪素領域、約 １００ｎｍの厚さ
のチタニウム膜） の場合、アニーリングを ４２０℃
の温度で３０分間行なうことができる。この工程３を図
３に示してあり、５はアニーリング処理後に形成された
、再結晶化されたドーパント富化領域を示す。
よりも短い期間（好ましくは３０分間以下） の間４５
０℃よりも低い温度でアニーリング処理を行ない、その
結果、非晶質化領域を再成長させるとともにイオン注入
されたドーパントの種を活性化させる。前の工程１及び
２で考慮した例（Ｎ型珪素領域、約 １００ｎｍの厚さ
のチタニウム膜） の場合、アニーリングを ４２０℃
の温度で３０分間行なうことができる。この工程３を図
３に示してあり、５はアニーリング処理後に形成された
、再結晶化されたドーパント富化領域を示す。
【０００ 】工程１に関しては、イオン注入エネルギ
ーを制限することにより、アニーリング期間が短くなる
という利点に加え、イオン注入されたドーパントの種の
濃度が表面付近で最大ピークとなり、従って形成された
オーム接触接点の固有抵抗が著しく減少するようにする
こともできることに注意すべきである。
ーを制限することにより、アニーリング期間が短くなる
という利点に加え、イオン注入されたドーパントの種の
濃度が表面付近で最大ピークとなり、従って形成された
オーム接触接点の固有抵抗が著しく減少するようにする
こともできることに注意すべきである。
【０００ 】工程２に関しては、本発明による処理で
達成される利点は、金属−半導体（Ｍ−Ｓ） 接点の金
属電極が得られることに加え、イオン注入後でアニーリ
ング処理前に行なう金属膜の堆積が、アセンブリを加熱
（アニーリング処理）すると前に非晶質化された結晶の
再成長を加速させるとともに可成り容易にするという重
要な作用をも有するということである。本発明による処
理を行なった珪素試料に関して行なった試験の結果、イ
オン注入に続く非晶質化された徹宵の再成長が完全にな
るとともにイオン注入されたドーパントの種の活性化が
満足なものとなり、更に、Ｍ−Ｓ 接点の固有抵抗が約
１０−４オーム・ｃｍ２ となり従ってドーパントの富
化を行なわないで形成したＭ−Ｓ オーム接触接点の固
有抵抗の千分の１よりも更に小さくなることが分った。
達成される利点は、金属−半導体（Ｍ−Ｓ） 接点の金
属電極が得られることに加え、イオン注入後でアニーリ
ング処理前に行なう金属膜の堆積が、アセンブリを加熱
（アニーリング処理）すると前に非晶質化された結晶の
再成長を加速させるとともに可成り容易にするという重
要な作用をも有するということである。本発明による処
理を行なった珪素試料に関して行なった試験の結果、イ
オン注入に続く非晶質化された徹宵の再成長が完全にな
るとともにイオン注入されたドーパントの種の活性化が
満足なものとなり、更に、Ｍ−Ｓ 接点の固有抵抗が約
１０−４オーム・ｃｍ２ となり従ってドーパントの富
化を行なわないで形成したＭ−Ｓ オーム接触接点の固
有抵抗の千分の１よりも更に小さくなることが分った。
【０００ 】本発明による処理の可能な一適用例は、
ＶＬＳＩ（Ｖｅｒｙ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔ
ｅｇｒａｔｉｏｎ：超大規模集積回路） 技術で接点を
形成することである。この適用は図４に示すように以下
のようにして実行することができる。− 同一の導電
型（Ｎ又はＰ型）のすべての接点のための孔を既知の写
真食刻（ホトリソグラフィー）技術により形成する（Ｓ
ｉＯ２ の表面層１１にＰ型のすべての接点のための孔
を示している図４ａを参照のこと） 。− 接点のた
めの孔が形成されている領域の電気特性と同じ電気特性
を有するドーパントをイオン注入する（図４ｂ） 。−
レジスト層１２を堆積し、次に、最初に述べた導電
型と反対の導電型の接点のための孔をあける （図４ｃ
） 。− この反対導電型のこれらの接点のための孔
が形成された領域の電気特性と同じ電気特性を有するド
ーパントをイオン注入する（図４ｄ） 。− レジス
ト層を除去する。− 金属層１３を堆積する（図４ｅ
） 。− （前述したようにして）アニーリング処理
を行なう。
ＶＬＳＩ（Ｖｅｒｙ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔ
ｅｇｒａｔｉｏｎ：超大規模集積回路） 技術で接点を
形成することである。この適用は図４に示すように以下
のようにして実行することができる。− 同一の導電
型（Ｎ又はＰ型）のすべての接点のための孔を既知の写
真食刻（ホトリソグラフィー）技術により形成する（Ｓ
ｉＯ２ の表面層１１にＰ型のすべての接点のための孔
を示している図４ａを参照のこと） 。− 接点のた
めの孔が形成されている領域の電気特性と同じ電気特性
を有するドーパントをイオン注入する（図４ｂ） 。−
レジスト層１２を堆積し、次に、最初に述べた導電
型と反対の導電型の接点のための孔をあける （図４ｃ
） 。− この反対導電型のこれらの接点のための孔
が形成された領域の電気特性と同じ電気特性を有するド
ーパントをイオン注入する（図４ｄ） 。− レジス
ト層を除去する。− 金属層１３を堆積する（図４ｅ
） 。− （前述したようにして）アニーリング処理
を行なう。
【００１４】上述した例の処理によれば、前述した利点
に加え、− 活性接点領域の表面におけるドーパント
の富化を事故整合で行なうことができ、− 既知の技
術によれば金属化後に通常のようにして行なう熱処理の
代わりに最終のアニーリング処理を用いることができる
ようになる。
に加え、− 活性接点領域の表面におけるドーパント
の富化を事故整合で行なうことができ、− 既知の技
術によれば金属化後に通常のようにして行なう熱処理の
代わりに最終のアニーリング処理を用いることができる
ようになる。
【００１５】本発明による処理の可能な他の適用例は、
第２レベルの金属と高固有抵抗の半導体構造体との間に
オーム接触接点を形成する例である。この適用例は図５
に示すように以下の通りに行なうことができる。エピタ
キシアル層中に形成した抵抗６は第２レベルの金属７と
接触させる必要がある。
第２レベルの金属と高固有抵抗の半導体構造体との間に
オーム接触接点を形成する例である。この適用例は図５
に示すように以下の通りに行なうことができる。エピタ
キシアル層中に形成した抵抗６は第２レベルの金属７と
接触させる必要がある。
【００１６】接点の固有抵抗値を無視しうるようにする
ためには、既知の技術によれば、第１レベルの金属８を
堆積する前に、（第１絶縁層である二酸化珪素層１０を
通る） 抵抗６上の接点用の孔をあけるとともにイオン
注入及びこれに続く高温度のアニーリング処理を行なっ
て接点領域のドーパントの富化を行なう必要があり、第
１レベルの金属８を堆積した後、誘電体より成る第２絶
縁層９を堆積し、写真食刻処理により抵抗６上に接点用
の孔を再びあけ、最後に第２レベルの金属７の堆積及び
写真食刻処理を行なう。これに対し、本発明による処理
では、第１レベルの金属８及び誘電体の第２絶縁層９を
堆積した後に抵抗６上の接点用の孔をあけ続いてイオン
注入を行なうことができる。その理由、接点領域の金属
化に続くアニーリングの温度及び期間が第１レベルの金
属８を存在させ且つ誘電体の第２絶縁層９を成形する有
機材料（例えばポリイミド）を用いている場合でも適用
しうる為である。
ためには、既知の技術によれば、第１レベルの金属８を
堆積する前に、（第１絶縁層である二酸化珪素層１０を
通る） 抵抗６上の接点用の孔をあけるとともにイオン
注入及びこれに続く高温度のアニーリング処理を行なっ
て接点領域のドーパントの富化を行なう必要があり、第
１レベルの金属８を堆積した後、誘電体より成る第２絶
縁層９を堆積し、写真食刻処理により抵抗６上に接点用
の孔を再びあけ、最後に第２レベルの金属７の堆積及び
写真食刻処理を行なう。これに対し、本発明による処理
では、第１レベルの金属８及び誘電体の第２絶縁層９を
堆積した後に抵抗６上の接点用の孔をあけ続いてイオン
注入を行なうことができる。その理由、接点領域の金属
化に続くアニーリングの温度及び期間が第１レベルの金
属８を存在させ且つ誘電体の第２絶縁層９を成形する有
機材料（例えばポリイミド）を用いている場合でも適用
しうる為である。
【００１７】この第２の例の本発明による処理によれば
、− ドーパント富化処理が接点の写真食刻処理と自
己整合され、従って必要なスペースの減少及び良好な集
積化が達成され、− 第２レベルの規則７を形成する
のにアルミニウムを用いた場合、金属化に続くアニーリ
ング処理を行なうことにより、半導体と金属化部分との
間に自然に存在する酸化物を減少させるために既知の技
術で通常用いられている“合金化”処理を行なう必要が
なくなるという追加の利点が得られる。
、− ドーパント富化処理が接点の写真食刻処理と自
己整合され、従って必要なスペースの減少及び良好な集
積化が達成され、− 第２レベルの規則７を形成する
のにアルミニウムを用いた場合、金属化に続くアニーリ
ング処理を行なうことにより、半導体と金属化部分との
間に自然に存在する酸化物を減少させるために既知の技
術で通常用いられている“合金化”処理を行なう必要が
なくなるという追加の利点が得られる。
【図１】本発明による処理方法の一工程を示す線図的説
明図である。
明図である。
【図２】本発明による処理方法の他の工程を示す線図的
説明図である。
説明図である。
【図３】本発明による処理方法の最終工程を示す線図的
説明図である。
説明図である。
【図４】本発明による処理方法の一適用例の順次の製造
工程を示す線図的説明図である。
工程を示す線図的説明図である。
【図５】本発明による処理方法の他の適用例の最終工程
を示す線図的説明図である。
を示す線図的説明図である。
１ 半導体
２ 誘電体層
３ 非晶質化層
４ 金属膜
５ 再結晶化されたドーパント濃縮領域６ 抵抗
７ 第２レベルの金属
８ 第１レベルの金属
９ 第２絶縁層
１０ 二酸化珪素層（第１絶縁層）
１１ 表面層
１２ レジスト層
Claims (6)
- 【請求項１】 ドーパントをイオン注入し、次にアニ
ーリング処理を行うことにより、接点を形成すべき半導
体の表面のドーパントの富化を行う金属半導体オーム接
触接点形成処理方法において、イオン注入工程に続いて
、イオン注入された表面上に金属膜を堆積し、次に５０
０ ℃よりも可成り低い温度で６０分よりも可成り短い
期間アニーリング処理を行うことを特徴とする金属半導
体オーム接触接点形成処理方法。 - 【請求項２】 請求項１に記載の金属半導体オーム接
触接点形成処理方法において、イオン注入された表面上
に堆積する金属は、使用する半導体に対するバリアの高
さが最低となる金属の中から選択することを特徴とする
金属半導体オーム接触接点形成処理方法。 - 【請求項３】 請求項１に記載の金属半導体オーム接
触接点形成処理方法において、半導体は珪素を以って構
成し、ドーパントは砒素を有し、イオン注入エネルギー
は３０ＫｅＶ 以下とすることを特徴とする金属半導体
オーム接触接点形成処理方法。 - 【請求項４】 請求項３に記載の金属半導体オーム接
触接点形成処理方法において、イオン注入エネルギーを
ほぼ１０ＫｅＶ とし、砒素のドーズ量をほぼ４・１０
１４原子／ｃｍ２とし、堆積する金属を厚さが約１００
ｎｍ のチタニウム膜とし、アニーリング処理を約３０
分間約４２０℃で行うことを特徴とする金属半導体オー
ム接触接点形成処理方法。 - 【請求項５】 超大規模集積回路技術で接点を形成す
るのに適用する請求項１に記載の金属半導体オーム接触
接点形成処理方法において、既知の写真食刻技術により
同じ導電型（Ｎ又はＰ型）のすべての接点のための孔を
形成し、これら接点のための孔が形成された領域の電気
特性と同じ電気特性を有するドーパントをイオン注入し
、レジスト層（１２）を堆積し、続いて前記の導電型と
は反対の導電型の接点のための孔を形成し、これら反対
の導電型の接点のための孔が形成されている領域の電気
特性と同じ電気特性を有するドーパントをイオン注入し
、前記のレジスト層（１２）を除去し、金属層（１３）
を堆積し、アニーリング処理を行うことを特徴とする金
属半導体オーム接触接点形成処理方法。 - 【請求項６】 第２レベルの金属（７） と半導体構
造体中に形成した抵抗（６） との間にオーム接触接点
を形成するのに適用する請求項１に記載の金属半導体オ
ーム接触接点形成処理方法において、前記の抵抗（６）
上の接点のための孔の形成及びこれに続くイオン注入
を第１レベルの金属（８） 及びその上の誘電体層（９
） の堆積後に行うことを特徴とする金属半導体オーム
接触接点形成処理方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP90830063A EP0443297B1 (en) | 1990-02-20 | 1990-02-20 | Metal-semiconductor ohmic contact forming process |
| IT90830063.5 | 1990-02-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04215424A true JPH04215424A (ja) | 1992-08-06 |
| JP3338459B2 JP3338459B2 (ja) | 2002-10-28 |
Family
ID=8205991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04555091A Expired - Fee Related JP3338459B2 (ja) | 1990-02-20 | 1991-02-20 | 金属半導体オーム接触接点形成処理方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5302549A (ja) |
| EP (1) | EP0443297B1 (ja) |
| JP (1) | JP3338459B2 (ja) |
| DE (1) | DE69033271T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6440828B1 (en) | 1996-05-30 | 2002-08-27 | Nec Corporation | Process of fabricating semiconductor device having low-resistive contact without high temperature heat treatment |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5384268A (en) * | 1993-01-22 | 1995-01-24 | United Microelectronics Corporation | Charge damage free implantation by introduction of a thin conductive layer |
| US5461006A (en) * | 1993-02-11 | 1995-10-24 | Eastman Kodak Company | Method for forming contacts with anomalously low resistance |
| US5695995A (en) * | 1994-05-06 | 1997-12-09 | Fred Hutchinson Cancer Research Center | Neurogenic differentiation (neurod) genes |
| JP2643870B2 (ja) * | 1994-11-29 | 1997-08-20 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
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