JPH0777259B2 - 所望の温度係数を持った多結晶シリコン抵抗の製造方法 - Google Patents

所望の温度係数を持った多結晶シリコン抵抗の製造方法

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JPH0777259B2
JPH0777259B2 JP63035473A JP3547388A JPH0777259B2 JP H0777259 B2 JPH0777259 B2 JP H0777259B2 JP 63035473 A JP63035473 A JP 63035473A JP 3547388 A JP3547388 A JP 3547388A JP H0777259 B2 JPH0777259 B2 JP H0777259B2
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Description

【発明の詳細な説明】 技術分野 本発明は大略半導体製造方法及び半導体構成体に関する
ものであって、更に詳細には、多結晶シリコン抵抗を製
造する方法及び半導体構成体に関するものである。更
に、詳細には、本発明は略ゼロ乃至は多少正の温度係数
を持った多結晶シリコン抵抗を製造する方法及びその様
な温度係数を有する半導体構成体に関するものである。
従来技術 半導体構成体及び集積回路は、多様な公知の技術を使用
して製造される。半導体装置乃至は集積回路の製造にお
いて、能動部品及び受動部品は、典型的にシリコン基板
上に形成され次いで所望の態様で相互接続される。
この様な構成体における抵抗は、典型的に、２つの技術
の内の一方を使用して形成される。第１の技術によれ
ば、半導体シリコン基板自身の領域を、硼素、燐又は砒
素等のドープされた領域を導電性とさせる不純物で所望
の固有抵抗にドープする。この様な領域における一対の
離隔した位置へオーミック接続を形成することによっ
て、「拡散」抵抗が与えられる。
半導体構成体内に抵抗を製造する第２の技術は、基板上
に多結晶シリコン層を絶縁層を介して付着形成し、次い
で該多結晶シリコンを所望の不純物で軽度にドープして
それを所望の範囲の導電度とさせる。抵抗を完成する為
に、多結晶シリコン上の一対の離隔した領域へオーミッ
ク接続を形成する。拡散抵抗と比較して、多結晶抵抗
は、著しい利点を持っている。何故ならば、多結晶層は
シリコン又はその他の半導体基板におけるどの区域をも
消費することがないからである。従って、シリコンは能
動部品を製造する為に使用することが可能であり、一方
部品を相互接続する抵抗は該部品自身の直接上方に形成
することが可能である。更に、該抵抗を基板から分離す
る絶縁層の為に、多結晶シリコン抵抗は拡散抵抗よりも
基板との実質的に一層低い容量を持っている。
然し乍ら、これらの多結晶シリコン抵抗の利点は、屡
々、この様な抵抗の不所望の負の温度係数によって相殺
される。負の温度係数とは、温度が上昇すると、この様
な抵抗値が減少することを意味している。負の温度係数
は熱的に不安定な回路とさせる場合があるので望ましく
ない。即ち、回路内の抵抗はより高温においてより多く
の電流を導通させるので、回路を介して一層多くの電流
が流れ且つ回路はより多くの電力を散逸させる。増加し
た電力散逸は、更に温度を上昇させ、更に抵抗値を減少
させ、それにより付加的な電流が発生され、より多くの
電力が散逸され且つなお一層の高温となる。この不所望
の熱特性の為に、多結晶シリコン抵抗は、そうでなけれ
ばその適用が理想的である様な場合においても多くの回
路において使用されることがなかった。
正の温度係数を持った多結晶シリコン抵抗は多量の不純
物のドーズを使用して製造することが可能であることは
公知である。然し乍ら、この様な多量のドーズは著しく
単位面積当りの抵抗値を低下させる。その結果、高い抵
抗値を得る為に、大型の抵抗が必要となる。この様な大
型の抵抗は、特に半導体製造技術における不断の進歩は
回路の残りの部品を一層小型化していることからも、望
ましくない。
目的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、略ゼロ乃至は多少正
の温度係数を持っており且つ多量の不純物のドーズを必
要とすることのない多結晶シリコン抵抗を製造する技術
を提供することを目的とする。
構成 本発明における抵抗は特に熱的に中性であり、従って従
来技術の抵抗におけるよりも一層広範な集積回路におい
て使用することが可能である。
好適実施例においては、本発明に基づく多結晶シリコン
抵抗体を製造する方法が、半導体基板上に多結晶シリコ
ン層を付着し、好適にはシリコンで該多結晶シリコンを
注入して該多結晶シリコンを実質的にアモルファス即ち
非晶質とさせ、次いで所望の不純物を該アモルファスシ
リコン内に導入する、上記各ステップを有している。シ
リコンをドープすると、それをアニールして該シリコン
内に再度グレイン構造を再構築させる。イオン注入、不
純物ドーピング、及びアニーリングプロセスを制御する
ことによって、結果的に得られる抵抗は、略ゼロ乃至は
多少正の温度係数を持つこととなる。
実施例 従来の多結晶シリコン抵抗の製造において、二酸化シリ
コン絶縁層の全体に渡って多結晶シリコン膜を付着形成
し、次いで不純物でドープして該膜に所望の固有抵抗を
与える。それが付着されるプロセスの結果として、多結
晶シリコン膜は略同一寸法のグレインを持つ。現在理解
されているところでは、この様な膜の負の温度係数は、
該膜内のグレインの境界を横断してのキャリアの搬送は
熱的に活性化されたプロセスであるという事実から発生
する。このプロセスは温度が上昇するに従い一層効率的
となる。適宜の寸法のグレインを持った多結晶シリコン
膜を製造することによって、温度係数は、多少負の値か
ら略ゼロ乃至は多少正の値へ変化させることが可能であ
る。本発明者はこの様な抵抗を製造する方法を開発した
ものである。
本発明の好適実施例においては、約3,500Åの厚さの多
結晶シリコン膜をCVDを使用して半導体構成体上の二酸
化シリコン層上に付着形成させる。次いで、従来のホト
リソグラフィ技術を使用して、ホトレジスト層を該膜の
全体に渡って付着形成し且つそれから該膜を抵抗を所望
することのない区域において爾後の処理から保護するマ
スクを画定する。次いで、露出した多結晶シリコンをシ
リコン原子で注入して該膜をアモルファスとさせる。ア
モルファス膜は、通常半導体装置の製造において、初め
から付着形成させることが可能であるが、最初から付着
形成させた多結晶シリコン膜の特性はダイ上の多くの領
域において所望され、従って多結晶膜を付着形成し且つ
該膜の抵抗を所望する部分のみをシリコンでイオン注入
してアモルファスとさせる。
本方法においては、注入物のドーズ及びシリコン原子の
エネルギは、膜の厚さ全体を実質的にアモルファスシリ
コンへ変換させるべく選択される。これを行なう為に、
損傷密度、即ち注入エネルギと単位深さ当りの注入物密
度との積、は多結晶膜の深さ全体に渡って１×1021KeV
のスレッショホールド値よりも一層大きくさせる。より
大きな損傷密度を使用することも可能であるが、このス
テップの基本的な点は、該膜の厚さ全体に渡ってグレイ
ン境界を破壊し、該膜を実質的にアモルファスとさせる
ことである。好適実施例においては、３つの別々のイオ
ン注入ステップを使用し、その各々は１×1015シリコン
原子／cm2のドーズを使用する。これら３つのステップ
に対する注入エネルギは、40KeV、90KeV、そして最後に
120KeVである。好適実施例において、このプロセスはポ
リシリコン膜の深さ全体に渡って略１×1022KeV/ccのス
レッシュホールド損傷密度を達成する。損傷密度を深さ
の関数として第１図に図示してある。第２図は、多結晶
シリコン層内の深さの関数としての注入したシリコン原
子濃度を示すグラフである。シリコンでの多結晶シリコ
ンの注入及びスレッショホールド損傷密度の概念に関す
る更に詳細な情報は、S.Prussin等の「イオン注入によ
るアモルファス層の形成（Formation of Amorphous Lay
ers by Ion Implantation）」、ジャーナルオブアプラ
イドフィジックス、1985年１月15日、57（２）:180−18
5に記載されている。
多結晶膜がアモルファスとした後に、それを適宜のドー
パントで注入する。所望のドーパントは、グレイン構造
の成長を遅滞化させるものではなくそれを向上させるも
のである。砒素、燐及び硼素は好適な３つのドーパンド
であるが。多結晶膜中におけるグレイン境界の成長を遅
滞化させるものとして知られている酸素は通常適切なも
のではない。本発明の好適実施例において、硼素又は燐
を80KeVのエネルギで且つ１×1015イオン／cm2のドーズ
で注入される。不純物ドーピングのパラメータは本発明
方法にとって特に臨界的ではない。40乃至200KeVのエネ
ルギ範囲を、１×1014乃至５×1015原子／cm2の間の不
純物ドーズで使用することが可能である。その他の適切
な不純物としては砒素を包含する。これまでの発明者の
研究によれば、最も有望な結果は硼素で得られている。
硼素を使用することは、シート抵抗のより良き制御を与
え且つ究極的な温度係数にもより良き制御を与える。硼
素は、又、その他の不純物よりも一層高いシート抵抗で
ゼロ温度係数を与える。
該膜を適宜のドーパントで注入した後、一連のアニーリ
ングプロセス（好適には、３つ）を行なう。最初に、該
膜を不活性雰囲気中において、数時間の程度の比較的長
い期間に渡って500乃至650℃の間の温度でアニールす
る。好適実施例においては、シリコンのアモルファス膜
を窒素中において８時間の間600℃でアニールする。こ
の長いアニーリングの期間中に、グレイン構造はアモル
ファスシリコン中において次第にリフォームし且つ該膜
を多結晶構造へ再生させる。本発明者の知得したところ
では、グレイン構造の成長は比較的低い温度、例えば70
0℃よりももっと低い温度で実施することが好適であ
る。何故ならば、グレインの迅速な形成の為に、高温に
おいて本プロセスを制御することは困難だからである。
第１アニーリングプロセスの完了後、該膜を30分程度の
比較的短い期間の間例えば950℃の高温で更にアニール
して、該ドーパントを完全に活性化させる。このアニー
リングの間、ドーパントは電気的に活性化されるが、グ
レイン寸法は殆ど変化しない。10乃至60分の期間で850
乃至1,000℃の間の温度を使用することが可能である。
最後に、該膜を例えば30分の間450℃の低温で水素雰囲
気中においてアニールする。水素中でのアニールは、グ
レイン境界における界面状態をアニールし且つ更に温度
係数を改善する。水素アニールは、燐又は砒素でドープ
した膜よりも、硼素でドープした膜の場合に一層効果的
である。水素中でアニールする前に、シリコン結晶構造
はグレイン境界で破壊され、且つその結果得られるシリ
コン原子間の破壊されたボンド即ち結合が電荷をトラッ
プし、それがグレイン境界において電位バリヤーを発生
する。水素中におけるアニーリングは、このバリヤー高
さを低くすることに貢献する。何故ならば、シリコンイ
オンが水素イオンを捕獲し且つ該電荷をグレイン境界に
おいて中和させ、その際にバリヤー高さを低下させるか
らである。該アニーリングは、300乃至450℃の程度の温
度で実施せねばならない。450℃以上で、水素は逃げ且
つシリコンイオンとリンクすることはない。15乃至300
分の期間で十分である。低温度アニーリング及び水素ア
ニーリングステップの時間は、所望の温度係数を得る為
に互いに変化させることが可能である。何故ならば、こ
れら両方のステップは、温度係数を一層正とさせる傾向
があるからである。
第３図はシリコンとボロンとを注入した多結晶シリコン
層に対し温度の関数としてのシート抵抗の関係を示すグ
ラフである。該関係は、該アニーリングプロセスの３つ
の異なった段階の各々に対してのものを示している。第
３図に示した曲線に対して、勾配は温度係数を表してい
る。例えば、上の曲線に対しては、シート抵抗が温度が
上昇すると共に減少しているので温度係数は明らかに負
である。然し乍ら、このプロセスの完了する迄には、下
方の曲線に表される如く、温度係数はゼロか又は多少正
である。
例 １実験において、シリコンウエハ上の二酸化シリコン層
上に、CVDを使用して3,500Åの多結晶シリコンを付着さ
せた。１番目の実験においては、次いで、燐を80KeVの
エネルギで１×1015原子／cm2のドーズで燐を注入し
た。次いで、該構成体を窒素中において８時間の間600
℃でアニールし、窒素中で15分間950℃でアニールし
（シート抵抗の測定を可能とする為に）、次いで窒素中
で30分の間950℃でアニールし、最後に水素雰囲気中に
おいて30分の間950℃でアニールした。最後の３つのア
ニールステップの各々の後に、シート抵抗を約20乃至17
0℃の範囲の多様な温度でΩ・cmの単位で測定した。次
いで、温度係数を計算した。結果的に得られたデータを
以下の表に示してある。
２番目の実験においては、燐の代わりに砒素を使用し、
同一のアニーリングステップを行なった。この実験の結
果も以下の表に示してある。
３番目の実験においては、不純物の導入の前に、40Ke
V、90KeV、120KeVで１×1015シリコン原子／cm2でイオ
ン注入を行なって多結晶シリコン膜をアモルファスとさ
せた。最後の３つのアニーリングステップの各々に続い
てシート抵抗及び温度係数を決定した。その結果を以下
の表に記載してある。最後に、４番目の実験において、
燐の代わりに硼素を使用し、その結果も以下の表に記載
してある。表に記載した如く、４番目の実験において
は、３つのアニーリングステップに続いて、結果的に得
られる膜は正の温度係数を持っていた。
以上、本発明の具体的実施の様態に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。尚、本発明
は、特許請求の範囲に記載される如き特徴を有するもの
であるが、その実施上、以下に示す如き１つ又はそれ以
上の特徴を有することが可能なものである。
（１）特許請求の範囲第１項において、前記注入ステッ
プはシリコンで注入することを包含することを特徴とす
る方法。
（２）第（１）項において、前記注入ステップが、前記
多結晶シリコン全体に渡って１×1021KeV/cc以上の損傷
密度を持った注入物で注入することを包含することを特
徴とする方法。
（３）第（２）項において、前記注入ステップが、１×
1015シリコン原子／cm2のドーズで且つ40KeVのエネル
ギ、次いで90KeVのエネルギ、且つ次いで120KeVのエネ
ルギで注入することを包含することを特徴とする方法。
（４）特許請求の範囲第１項において、前記導入するス
テップは、約１×1015イオン／cm2で導入することを包
含することを特徴とする方法。
（５）第（４）項において、前記イオンは約80KeVのエ
ネルギで導入させることを特徴とする方法。
（６）特許請求の範囲第１項において、前記導入させる
ステップは前記アモルファスシリコンを硼素でドーピン
グすることを包含することを特徴とする方法。
（７）特許請求の範囲第１項において、前記導入するス
テップは前記アモルファスシリコンを燐でドーピングす
ることを包含することを特徴とする方法。
（８）特許請求の範囲第１項において、前記アニーリン
グステップが500乃至650℃の間でアニーリングすること
を包含することを特徴とする方法。
（９）第（８）項において、前記アニーリングステップ
が更に850乃至1,000℃の間の温度でアニーリングするこ
とを包含することを特徴とする方法。
（10）第（９）項において、前記アニーリングステップ
が更に300乃至450℃の間の温度でアニーリングをするこ
とを包含することを特徴とする方法。
（11）特許請求の範囲第１項において、前記アニーリン
グステップが、窒素中において約600℃で、次いで窒素
中において約950℃において、且つ次いで水素中におい
て約450℃においてアニーリングを行なうことを包含す
ることを特徴とする方法。
（12）第（11）項において、前記約600℃、約950℃及び
約450℃でのアニーリングを、約８時間、約30分、及び
約30分、夫々行なうことを特徴とする方法。
（13）特許請求の範囲第１項において、前記付着するス
テップに続いて、多結晶シリコン領域を所望する個所に
開口を有するマスクを前記多結晶シリコン上に画定する
ステップを実施することを特徴とする方法。
（14）特許請求の範囲第１項の方法によって製造される
多結晶シリコン抵抗。
（15）多結晶シリコン抵抗を製造する方法において、絶
縁性基板上に多結晶シリコン層を付着形成し、前記層を
シリコンで注入して該層を実質的にアモルファスとさ
せ、該層をボロンでドープし、該層を不活性雰囲気中で
第１温度でアニールし、前記第１温度よりも一層高い第
２温度で不活性雰囲気中において該層を更にアニール
し、水素雰囲気中において該層を再度アニールする、上
記各ステップを有することを特徴とする方法。
（16）多結晶シリコンが負でない温度係数を持つ様な不
純物濃度及びグレイン寸法を持った多結晶シリコン領域
を有することを特徴とする半導体構成体。
【図面の簡単な説明】
第１図は多結晶シリコン層内へのシリコン注入物の全損
傷ドーズを示したグラフ図、第２図は該層の深さの関数
として注入したシリコン原子の数を特性付けたグラフ
図、第３図は異なったアニーリングプロセス後の温度の
関数としてのシート抵抗を示したグラフ図、である。

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】半導体構成体上に負でない温度係数を持っ
    た多結晶シリコン抵抗を製造する方法で、 前記半導体構成体上に多結晶シリコンを付着形成し、 前記多結晶シリコンをイオン注入してそれを実質的にア
    モルファスシリコンとさせ、 前記アモルファスシリコン内に少なくとも１つの不純物
    を導入し、 前記アモルファスシリコンをアニーリングする、上記各
    ステップを有する方法において、 前記イオン注入ステップが多結晶シリコン全体にわたり
    １×1021KeV/cc以上の損傷密度とさせるものであり、 前記導入ステップがグレイン構造の成長を遅滞させるこ
    とのない不純物を導入するものであり、 前記アニーリングステップが第１アニーリング段階の期
    間中に前記アモルファスシリコンを多結晶構造へ復帰さ
    せ、第２アニーリング段階の期間中に前記不純物を活性
    化させ、且つ水素雰囲気中での第３アニーリング段階の
    期間中にグレイン境界における界面状態をアニーリング
    し、それにより前記多結晶シリコン抵抗が負でない温度
    係数を有することとなることを特徴とする多結晶シリコ
    ン抵抗の製造方法。
  2. 【請求項２】特許請求の範囲第１項において、前記イオ
    ン注入ステップがシリコンでイオン注入することを特徴
    とする多結晶シリコン抵抗の製造方法。
  3. 【請求項３】特許請求の範囲第１項又は第２項におい
    て、前記イオン注入ステップが、多結晶シリコン全体に
    わたり約１×1022KeV/ccの損傷密度を有する注入物でイ
    オン注入することを特徴とする多結晶シリコン抵抗の製
    造方法。
  4. 【請求項４】特許請求の範囲第１項乃至第３項の内のい
    ずれか１項において、前記イオン注入ステップが、１×
    1015シリコン原子数／cm2のドーズで且つ40KeV、次いで
    90KeV、次いで120KeVのエネルギでイオン注入を行うこ
    とを特徴とする多結晶シリコン抵抗の製造方法。
  5. 【請求項５】特許請求の範囲第１項乃至第４項の内のい
    ずれか１項において、前記導入ステップが約１×1015イ
    オン数／cm2で導入することを特徴とする多結晶シリコ
    ン抵抗の製造方法。
  6. 【請求項６】特許請求の範囲第５項において、前記イオ
    ンを約80KeVのエネルギで導入することを特徴とする多
    結晶シリコン抵抗の製造方法。
  7. 【請求項７】特許請求の範囲第１項乃至第６項の内のい
    ずれか１項において、前記導入ステップがアモルファス
    シリコンを硼素でドープすることを特徴とする多結晶シ
    リコン抵抗の製造方法。
  8. 【請求項８】特許請求の範囲第１項乃至第６項の内のい
    ずれか１項において、前記導入ステップがアモルファス
    シリコンを燐でドープすることを特徴とする多結晶シリ
    コン抵抗の製造方法。
  9. 【請求項９】特許請求の範囲第１項乃至第８項の内のい
    ずれか１項において、前記アニーリングステップが、最
    初に、500℃と650℃との間においてアニーリングするこ
    とを特徴とする多結晶シリコン抵抗の製造方法。
  10. 【請求項１０】特許請求の範囲第９項において、前記ア
    ニーリングステップは、更に、850℃と1000℃との間で
    アニーリングすることを特徴とする多結晶シリコン抵抗
    の製造方法。
  11. 【請求項１１】特許請求の範囲第10項において、前記ア
    ニーリングステップが、更に、水素中において、300℃
    と約450℃との間の温度でアニーリングすることを特徴
    とする多結晶シリコン抵抗の製造方法。
  12. 【請求項１２】特許請求の範囲第１項乃至第８項の内の
    いずれか１項において、前記アニーリングステップが、
    窒素中において約600℃においてアニーリングを行い、
    次いで窒素中において約950℃においてアニーリングを
    行い、次いで水素中において約450℃においてアニーリ
    ングを行うことを特徴とする多結晶シリコン抵抗の製造
    方法。
  13. 【請求項１３】多結晶シリコン抵抗の製造方法におい
    て、 絶縁性基板上に多結晶シリコンからなる層を付着形成
    し、 前記多結晶シリコンからなる層をシリコンでイオン注入
    して前記層を実質的にアモルファスとさせ、 前記層を硼素でドープし、 前記層をアニーリングする、 上記各ステップを有しており、 前記イオン注入ステップが、該層の全体にわたり１×10
    21KeV/cc以上の損傷密度を与えるものであり、且つ 前記アニーリングステップが、窒素中での約600℃での
    第１アニーリング段階期間中にアモルファスシリコンを
    多結晶構造へ復帰させ、窒素中での約950℃での第２ア
    ニーリング段階期間中に不純物を活性化させ、且つ水素
    雰囲気中での約450℃での第３アニーリング段階期間中
    にグレイン境界における界面状態をアニーリングする、
    ことを特徴とする多結晶シリコン抵抗の製造方法。
  14. 【請求項１４】特許請求の範囲第13項において、前記約
    600℃においての、約950℃においての、且つ約450℃に
    おいてのアニーリングを、夫々、約８時間、約30分間、
    且つ約30分間の間実施することを特徴とする多結晶シリ
    コン抵抗の製造方法。
  15. 【請求項１５】半導体基板上の半導体構成体において、
    多結晶シリコンが負でない温度係数を有するような低不
    純物濃度とグレイン寸法とを持った多結晶シリコン領域
    が形成されていることを特徴とする半導体構成体。
  16. 【請求項１６】半導体基板上の半導体構成体において、
    多結晶シリコンが負でない温度係数を有すると共に少な
    くも約300Ω／□のシート抵抗を有するような低不純物
    濃度とグレイン寸法とを持った多結晶シリコン領域が形
    成されていることを特徴とする半導体構成体。
  17. 【請求項１７】特許請求の範囲第16項において、前記シ
    ート抵抗が少なくとも約400Ω／□であることを特徴と
    する半導体構成体。
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