JPH04215480A - 高耐圧ｍｏｓトランジスタとその製造方法 - Google Patents
高耐圧ｍｏｓトランジスタとその製造方法Info
- Publication number
- JPH04215480A JPH04215480A JP41040290A JP41040290A JPH04215480A JP H04215480 A JPH04215480 A JP H04215480A JP 41040290 A JP41040290 A JP 41040290A JP 41040290 A JP41040290 A JP 41040290A JP H04215480 A JPH04215480 A JP H04215480A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧ＭＯＳトランジ
スタとその製造方法に関する。
スタとその製造方法に関する。
【０００２】
【従来の技術】高耐圧ＭＯＳトランジスタとして図７に
示すものが知られている。同図において、１はｐ型の半
導体基板、２はｎ型のウエル、３はｐ− 型の電界緩和
領域、４はｐ＋ 型のドレイン領域で、電界緩和領域３
によってまわりを取り囲まれている。５はｐ＋ 型のソ
ース領域で、該ソース領域５と電界緩和領域３との間が
チャンネルとなり、該チャンネル上にゲート絶縁膜６を
介して多結晶シリコンからなるゲート電極７が形成され
ている。
示すものが知られている。同図において、１はｐ型の半
導体基板、２はｎ型のウエル、３はｐ− 型の電界緩和
領域、４はｐ＋ 型のドレイン領域で、電界緩和領域３
によってまわりを取り囲まれている。５はｐ＋ 型のソ
ース領域で、該ソース領域５と電界緩和領域３との間が
チャンネルとなり、該チャンネル上にゲート絶縁膜６を
介して多結晶シリコンからなるゲート電極７が形成され
ている。
【０００３】８は半導体基板表面部の選択酸化により形
成されたフィールド絶縁膜で、上記電界緩和領域３はフ
ィールド絶縁膜８の下側に位置している。
成されたフィールド絶縁膜で、上記電界緩和領域３はフ
ィールド絶縁膜８の下側に位置している。
【０００４】このように、従来においては、高濃度ドレ
イン領域４の周囲を低濃度の電界緩和領域３によって取
り囲むことによりドレイン耐圧を高めているに過ぎない
場合が多かった。このような場合、ドレイン耐圧は、高
濃度ドレイン領域４とこれが形成されたウエル２との不
純物濃度の積によって概ね決定されるところのウエル２
・高濃度ドレイン領域４間ｐｎ接合のブレークイダウン
電圧となる。
イン領域４の周囲を低濃度の電界緩和領域３によって取
り囲むことによりドレイン耐圧を高めているに過ぎない
場合が多かった。このような場合、ドレイン耐圧は、高
濃度ドレイン領域４とこれが形成されたウエル２との不
純物濃度の積によって概ね決定されるところのウエル２
・高濃度ドレイン領域４間ｐｎ接合のブレークイダウン
電圧となる。
【０００５】
【発明が解決しようとする課題】ところで、ＩＣの高集
積化に伴い高耐圧ＭＯＳトランジスタにもセルの微細化
が要求される。そのため、ソース領域及びドレイン領域
の不純物濃度を高めることが要求される。というのは、
セルサイズを小さくするためにはソース領域、ドレイン
領域のサイズも小さくせざるを得ないが、そうすると不
純物濃度を高くしない限りそれらの寄生抵抗が大きくな
らざるを得なくなり、トランジスタの特性上好ましくな
いからである。しかしながら、ソース領域、ドレイン領
域の不純物濃度を高めると、前述のようにｐ＋ 型ドレ
イン領域４とウエル２との間の接合のブレークダウン電
圧が低くなり、延いてはドレイン耐圧が低くなる。これ
は高耐圧ＭＯＳトランジスタとして無視できない問題と
なる。
積化に伴い高耐圧ＭＯＳトランジスタにもセルの微細化
が要求される。そのため、ソース領域及びドレイン領域
の不純物濃度を高めることが要求される。というのは、
セルサイズを小さくするためにはソース領域、ドレイン
領域のサイズも小さくせざるを得ないが、そうすると不
純物濃度を高くしない限りそれらの寄生抵抗が大きくな
らざるを得なくなり、トランジスタの特性上好ましくな
いからである。しかしながら、ソース領域、ドレイン領
域の不純物濃度を高めると、前述のようにｐ＋ 型ドレ
イン領域４とウエル２との間の接合のブレークダウン電
圧が低くなり、延いてはドレイン耐圧が低くなる。これ
は高耐圧ＭＯＳトランジスタとして無視できない問題と
なる。
【０００６】本発明はこのような問題点を解決すべく為
されたものであり、ソース領域、ドレインの高抵抗化を
伴うことなくドレイン耐圧を高めることを目的とする。
されたものであり、ソース領域、ドレインの高抵抗化を
伴うことなくドレイン耐圧を高めることを目的とする。
【０００７】
【課題を解決するための手段】請求項１の高耐圧ＭＯＳ
トランジスタは、半導体基板表面部にはドレイン側の領
域として低濃度の電界緩和領域のみを形成し、そして、
半導体基板上に半導体層によって上記電界緩和領域とコ
ンタクトする低濃度ドレイン領域とそれに連なる高濃度
ドレイン領域を形成するようにしたことを特徴とする。 請求項２の高耐圧ＭＯＳトランジスタとその製造方法は
、不純物の選択的イオン打込みにより電界緩和領域を形
成する工程と、選択酸化によりフィールド絶縁膜を形成
する工程と、ゲート電極、低濃度ドレイン領域及び高濃
度ドレイン領域となる半導体層を成長させる工程とを有
することを特徴とする。
トランジスタは、半導体基板表面部にはドレイン側の領
域として低濃度の電界緩和領域のみを形成し、そして、
半導体基板上に半導体層によって上記電界緩和領域とコ
ンタクトする低濃度ドレイン領域とそれに連なる高濃度
ドレイン領域を形成するようにしたことを特徴とする。 請求項２の高耐圧ＭＯＳトランジスタとその製造方法は
、不純物の選択的イオン打込みにより電界緩和領域を形
成する工程と、選択酸化によりフィールド絶縁膜を形成
する工程と、ゲート電極、低濃度ドレイン領域及び高濃
度ドレイン領域となる半導体層を成長させる工程とを有
することを特徴とする。
【０００８】
【実施例】以下、本発明高耐圧ＭＯＳトランジスタとそ
の製造方法を図示実施例に従って詳細に説明する。図１
は本発明高耐圧ＭＯＳトランジスタの一つの実施例を示
す断面図である。１はｐ型半導体基板、２は該半導体基
板１の表面部に形成されたウエルで、特許請求の範囲で
いう半導体基板表面部に該当する。３はｐ− 型の電界
緩和領域で、ソース領域側の半部がフィールド絶縁膜８
下に位置しており、残りの半部３ａはフィールド絶縁膜
８から逸れたところで半導体表面に露出している。５は
ｐ＋ 型ソース領域で、上記電界緩和領域３と適宜離間
しており、該ソース領域５と電界緩和領域３との間がチ
ャンネルとなる。該チャンネル上にはゲート絶縁膜６を
介して多結晶シリコンからなるゲート電極７が形成され
ている。
の製造方法を図示実施例に従って詳細に説明する。図１
は本発明高耐圧ＭＯＳトランジスタの一つの実施例を示
す断面図である。１はｐ型半導体基板、２は該半導体基
板１の表面部に形成されたウエルで、特許請求の範囲で
いう半導体基板表面部に該当する。３はｐ− 型の電界
緩和領域で、ソース領域側の半部がフィールド絶縁膜８
下に位置しており、残りの半部３ａはフィールド絶縁膜
８から逸れたところで半導体表面に露出している。５は
ｐ＋ 型ソース領域で、上記電界緩和領域３と適宜離間
しており、該ソース領域５と電界緩和領域３との間がチ
ャンネルとなる。該チャンネル上にはゲート絶縁膜６を
介して多結晶シリコンからなるゲート電極７が形成され
ている。
【０００９】９はシリコン半導体層で、気相成長法によ
り形成されたものである。９ａは半導体層９のうち電界
緩和領域３の半導体表面に露出した部分３ａと開口部８
ａにてコンタクトせしめられているところの低濃度ドレ
イン領域であり、低濃度ドレイン領域３ａの結晶性がそ
のまま成長してエピタキシャル層となっている。９ｂは
半導体層９のうちのフィールド絶縁膜８上に位置した部
分で、低濃度ドレイン領域３ａの結晶性はここまでは及
んでおらず多結晶シリコンの状態である。
り形成されたものである。９ａは半導体層９のうち電界
緩和領域３の半導体表面に露出した部分３ａと開口部８
ａにてコンタクトせしめられているところの低濃度ドレ
イン領域であり、低濃度ドレイン領域３ａの結晶性がそ
のまま成長してエピタキシャル層となっている。９ｂは
半導体層９のうちのフィールド絶縁膜８上に位置した部
分で、低濃度ドレイン領域３ａの結晶性はここまでは及
んでおらず多結晶シリコンの状態である。
【００１０】この高耐圧ＭＯＳトランジスタは、高濃度
ドレイン領域９ｂ、低濃度ドレイン領域９ａが半導体基
板１の表面部であるウエル２と直接接しておらず、ドレ
イン耐圧は、電界緩和領域３とウエル２との不純物濃度
の積によって決まるところの電界緩和領域３・ウエル２
間接合ブレークダウン電圧である。そして、電界緩和領
域３の不純物濃度は、従来の場合における高濃度ドレイ
ン領域４（図７参照）のそれに比較して非常に低い。依
って、ドレイン耐圧は従来よりも相当に高くなる。
ドレイン領域９ｂ、低濃度ドレイン領域９ａが半導体基
板１の表面部であるウエル２と直接接しておらず、ドレ
イン耐圧は、電界緩和領域３とウエル２との不純物濃度
の積によって決まるところの電界緩和領域３・ウエル２
間接合ブレークダウン電圧である。そして、電界緩和領
域３の不純物濃度は、従来の場合における高濃度ドレイ
ン領域４（図７参照）のそれに比較して非常に低い。依
って、ドレイン耐圧は従来よりも相当に高くなる。
【００１１】このように、図１の高耐圧ＭＯＳトランジ
スタによればドレイン耐圧を非常に高くできる。そして
、高濃度ドレイン領域９ｂの不純物濃度を充分に高くす
ることによりドレインに寄生する抵抗は従来どおりある
いは従来よりも低くすることができる。
スタによればドレイン耐圧を非常に高くできる。そして
、高濃度ドレイン領域９ｂの不純物濃度を充分に高くす
ることによりドレインに寄生する抵抗は従来どおりある
いは従来よりも低くすることができる。
【００１２】図２乃至図６は第１図に示した高耐圧ＭＯ
Ｓトランジスタの製造方法を工程順に示す断面図である
。尚、本高耐圧ＭＯＳトランジスタはＣＭＯＳＩＣの一
部を成している。 （１）ウエル２上にＳｉＯ２ からなるパッド膜１０を
形成し、該パッド膜１０上にＳｉ３ Ｎ４ からなる耐
酸化膜１１を選択的に形成する。図２は耐酸化膜１１形
成後の状態を示す。 （２）次に、レジスト膜１２で半導体基板表面上を選択
的に覆った状態で不純物をイオン打込みすることにより
図３に示すようにｐ− 型電界緩和領域３を形成する。 この電界緩和領域３は図示しないｎチャンネルＭＯＳＦ
ＥＴのｎ型寄生チャンネルの発生を阻むｐ型チャンネル
ストッパの形成と同時に行う。従って、電界緩和領域３
の形成がＣＭＯＳＩＣの製造工程の増加をもたらさない
。 （３）次に、半導体の選択的加熱酸化によりフィールド
絶縁膜８を形成する。図４はフィールド絶縁膜８形成後
耐酸化膜を除去した状態を示す。
Ｓトランジスタの製造方法を工程順に示す断面図である
。尚、本高耐圧ＭＯＳトランジスタはＣＭＯＳＩＣの一
部を成している。 （１）ウエル２上にＳｉＯ２ からなるパッド膜１０を
形成し、該パッド膜１０上にＳｉ３ Ｎ４ からなる耐
酸化膜１１を選択的に形成する。図２は耐酸化膜１１形
成後の状態を示す。 （２）次に、レジスト膜１２で半導体基板表面上を選択
的に覆った状態で不純物をイオン打込みすることにより
図３に示すようにｐ− 型電界緩和領域３を形成する。 この電界緩和領域３は図示しないｎチャンネルＭＯＳＦ
ＥＴのｎ型寄生チャンネルの発生を阻むｐ型チャンネル
ストッパの形成と同時に行う。従って、電界緩和領域３
の形成がＣＭＯＳＩＣの製造工程の増加をもたらさない
。 （３）次に、半導体の選択的加熱酸化によりフィールド
絶縁膜８を形成する。図４はフィールド絶縁膜８形成後
耐酸化膜を除去した状態を示す。
【００１３】（４）次に、表面の薄い絶縁膜を除去して
ソース領域となる部分及び電界緩和領域３ａの表面を露
出させ、次いで、ゲート絶縁膜６を形成し、次いで、該
ゲート絶縁膜６の電界緩和領域３ａ上を覆う部分を除去
して電界緩和領域３ａを露出させ、その後、ゲート電極
７、低濃度ドレイン領域９ａ、高濃度ドレイン領域９ｂ
となるシリコン半導体層をＣＶＤにより成長させる。そ
して、該半導体層のパターニングによりゲート電極７と
、低濃度ドレイン領域９ａ、高濃度ドレイン領域９ｂと
なる半導体層９とを形成する。図５はゲート電極７及び
半導体層９の形成後の状態を示す。尚、図５における９
ａ、９ｂは半導体層９を観念的に区別しているにすぎな
ず、現段階では区別はできない。ところで、ゲート電極
７及び高濃度ドレイン領域９ｂは下地がＳｉＯ２ なの
で多結晶シリコンとなるが、低濃度ドレイン領域９ａは
下地が単結晶である半導体基板表面（電界緩和領域３ａ
）なのでエピタキシャル成長層となり、ドレインとして
の役割を充分に果すのである。半導体層からなる低濃度
ドレイン領域９ａ及び高濃度ドレイン領域９ｂを有する
ことが本高耐圧ＭＯＳトランジスタの特徴であるが、こ
の低濃度ドレイン領域９ａ及び高濃度ドレイン領域９ｂ
となる半導体層９は、ゲート電極７と同時に形成できる
ので、これの形成が高耐圧ＭＯＳトランジスタの製造工
程の増加をもたらさない。 （５）次に、レジスト膜１２で低濃度ドレイン領域９ａ
をマスクした状態でｐ型不純物をイオン打込みすること
により図５に示すようにｐ＋ 型のソース領域５を形成
すると共に高濃度ドレイン領域９ｂの不純物濃度を高め
る。このレジスト膜１２はｎチャンネルＭＯＳトランジ
スタの形成部を覆うレジスト膜と同時に形成できるので
、この形成も高耐圧ＭＯＳトランジスタの製造工程の増
大を伴わない。
ソース領域となる部分及び電界緩和領域３ａの表面を露
出させ、次いで、ゲート絶縁膜６を形成し、次いで、該
ゲート絶縁膜６の電界緩和領域３ａ上を覆う部分を除去
して電界緩和領域３ａを露出させ、その後、ゲート電極
７、低濃度ドレイン領域９ａ、高濃度ドレイン領域９ｂ
となるシリコン半導体層をＣＶＤにより成長させる。そ
して、該半導体層のパターニングによりゲート電極７と
、低濃度ドレイン領域９ａ、高濃度ドレイン領域９ｂと
なる半導体層９とを形成する。図５はゲート電極７及び
半導体層９の形成後の状態を示す。尚、図５における９
ａ、９ｂは半導体層９を観念的に区別しているにすぎな
ず、現段階では区別はできない。ところで、ゲート電極
７及び高濃度ドレイン領域９ｂは下地がＳｉＯ２ なの
で多結晶シリコンとなるが、低濃度ドレイン領域９ａは
下地が単結晶である半導体基板表面（電界緩和領域３ａ
）なのでエピタキシャル成長層となり、ドレインとして
の役割を充分に果すのである。半導体層からなる低濃度
ドレイン領域９ａ及び高濃度ドレイン領域９ｂを有する
ことが本高耐圧ＭＯＳトランジスタの特徴であるが、こ
の低濃度ドレイン領域９ａ及び高濃度ドレイン領域９ｂ
となる半導体層９は、ゲート電極７と同時に形成できる
ので、これの形成が高耐圧ＭＯＳトランジスタの製造工
程の増加をもたらさない。 （５）次に、レジスト膜１２で低濃度ドレイン領域９ａ
をマスクした状態でｐ型不純物をイオン打込みすること
により図５に示すようにｐ＋ 型のソース領域５を形成
すると共に高濃度ドレイン領域９ｂの不純物濃度を高め
る。このレジスト膜１２はｎチャンネルＭＯＳトランジ
スタの形成部を覆うレジスト膜と同時に形成できるので
、この形成も高耐圧ＭＯＳトランジスタの製造工程の増
大を伴わない。
【００１４】このような高耐圧ＭＯＳトランジスタの製
造方法によれば、低濃度ドレイン領域９ａ及び高濃度ド
レイン領域９ｂをゲート電極７と同時に形成でき、製造
工程の増加をほとんど伴うことなく高耐圧ＭＯＳトラン
ジスタの高耐圧化を図ることができる。
造方法によれば、低濃度ドレイン領域９ａ及び高濃度ド
レイン領域９ｂをゲート電極７と同時に形成でき、製造
工程の増加をほとんど伴うことなく高耐圧ＭＯＳトラン
ジスタの高耐圧化を図ることができる。
【００１５】
【発明の効果】請求項１の高耐圧ＭＯＳトランジスタは
、半導体基板の表面部に、高濃度ソース領域と、これと
同じ導電型の電界緩和領域とが適宜離間して設けられ、
上記ソース領域と上記電界緩和領域との間の部分上にゲ
ート絶縁膜を介してゲート電極が形成され、上記半導体
基板上に、上記電界緩和領域の反ソース領域側の部分に
コンタクトしてフィールド絶縁膜上に延びこのコンタク
トした部分がエピタキシャル低濃度ドレイン領域となり
フィールド絶縁膜上の部分が高濃度ドレイン領域となっ
た半導体層を有することを特徴とするものである。 従って、本高耐圧ＭＯＳトランジスタによれば、ドレイ
ン側の領域として低濃度の電界緩和領域のみが半導体基
板の表面部と接して接合をつくり、高濃度ドレイン領域
は接合をつくらない。従って、ドレインの耐圧は低濃度
の電界緩和領域と半導体基板との不純物濃度の積により
決まり、従来よりも低くすることができる。請求項２の
高耐圧ＭＯＳトランジスタの製造方法は、半導体基板表
面部に不純物を選択的にイオン打込みすることにより電
界緩和領域を形成する工程と、ソース領域を形成すべき
部分とチャンネルとなる部分と上記電界緩和領域の半導
体層にコンタクトすべき部分とを耐酸化膜でマスクして
半導体表面部を酸化することによりフィールド絶縁膜を
形成する工程と、上記半導体基板上に、ゲート電極と、
低濃度ドレイン領域及び高濃度ドレイン領域とになる半
導体層を成長させる工程と、上記ゲート電極と、上記低
濃度ドレイン領域上を覆うレジスト膜をマスクとして不
純物をイオン打込みすることにより半導体基板表面部に
ソース領域を形成すると共に半導体層の高濃度ドレイン
領域になる部分を高不純物濃度化する工程と、を有する
ことを特徴とするものである。従って、本高耐圧ＭＯＳ
トランジスタの製造方法によれば、低濃度ドレイン領域
及び高濃度ドレイン領域をゲート電極と同時に形成する
ので、製造工程を徒らに増すことなく高耐圧ＭＯＳトラ
ンジスタのドレイン耐圧を高めることができる。
、半導体基板の表面部に、高濃度ソース領域と、これと
同じ導電型の電界緩和領域とが適宜離間して設けられ、
上記ソース領域と上記電界緩和領域との間の部分上にゲ
ート絶縁膜を介してゲート電極が形成され、上記半導体
基板上に、上記電界緩和領域の反ソース領域側の部分に
コンタクトしてフィールド絶縁膜上に延びこのコンタク
トした部分がエピタキシャル低濃度ドレイン領域となり
フィールド絶縁膜上の部分が高濃度ドレイン領域となっ
た半導体層を有することを特徴とするものである。 従って、本高耐圧ＭＯＳトランジスタによれば、ドレイ
ン側の領域として低濃度の電界緩和領域のみが半導体基
板の表面部と接して接合をつくり、高濃度ドレイン領域
は接合をつくらない。従って、ドレインの耐圧は低濃度
の電界緩和領域と半導体基板との不純物濃度の積により
決まり、従来よりも低くすることができる。請求項２の
高耐圧ＭＯＳトランジスタの製造方法は、半導体基板表
面部に不純物を選択的にイオン打込みすることにより電
界緩和領域を形成する工程と、ソース領域を形成すべき
部分とチャンネルとなる部分と上記電界緩和領域の半導
体層にコンタクトすべき部分とを耐酸化膜でマスクして
半導体表面部を酸化することによりフィールド絶縁膜を
形成する工程と、上記半導体基板上に、ゲート電極と、
低濃度ドレイン領域及び高濃度ドレイン領域とになる半
導体層を成長させる工程と、上記ゲート電極と、上記低
濃度ドレイン領域上を覆うレジスト膜をマスクとして不
純物をイオン打込みすることにより半導体基板表面部に
ソース領域を形成すると共に半導体層の高濃度ドレイン
領域になる部分を高不純物濃度化する工程と、を有する
ことを特徴とするものである。従って、本高耐圧ＭＯＳ
トランジスタの製造方法によれば、低濃度ドレイン領域
及び高濃度ドレイン領域をゲート電極と同時に形成する
ので、製造工程を徒らに増すことなく高耐圧ＭＯＳトラ
ンジスタのドレイン耐圧を高めることができる。
【図１】本発明高耐圧ＭＯＳトランジスタとその製造方
法の一つの実施例を示す断面図である。
法の一つの実施例を示す断面図である。
【図２】第１図に示した高耐圧ＭＯＳトランジスタの製
造方法の第１の工程を示す断面図である。
造方法の第１の工程を示す断面図である。
【図３】第１図に示した高耐圧ＭＯＳトランジスタの製
造方法の第２の工程を示す断面図である。
造方法の第２の工程を示す断面図である。
【図４】第１図に示した高耐圧ＭＯＳトランジスタの製
造方法の第３の工程を示す断面図である。
造方法の第３の工程を示す断面図である。
【図５】第１図に示した高耐圧ＭＯＳトランジスタの製
造方法の第４の工程を示す断面図である。
造方法の第４の工程を示す断面図である。
【図６】第１図に示した高耐圧ＭＯＳトランジスタの製
造方法の第５の工程を示す断面図である。
造方法の第５の工程を示す断面図である。
【図７】図７は従来例の断面図である。
１ 半導体基板
２ 半導体基板表面部（ウエル）
３ 電界緩和領域
５ ソース領域
６ ゲート絶縁膜
７ ゲート電極
８ フィールド絶縁膜
９ 半導体層
９ａ 低濃度ドレイン領域
９ｂ 高濃度ドレイン領域
１１ 耐酸化膜
１２ レジスト膜
Claims (2)
- 【請求項１】 半導体基板の表面部に、高濃度ソース
領域と、これと同じ導電型の電界緩和領域とが適宜離間
して設けられ、上記ソース領域と上記電界緩和領域との
間の部分上にゲート絶縁膜を介してゲート電極が形成さ
れ、上記半導体基板上に、上記電界緩和領域の反ソース
領域側の部分にコンタクトしてフィールド絶縁膜上に延
びこのコンタクトした部分がエピタキシャル低濃度ドレ
イン領域となりフィールド絶縁膜上の部分が高濃度ドレ
イン領域となった半導体層が形成されてなることを特徴
とする高耐圧ＭＯＳトランジスタ - 【請求項２】 半導体基板表面部に不純物を選択的に
イオン打込みすることにより電界緩和領域を形成する工
程と、ソース領域を形成すべき部分とチャンネルとなる
部分と上記電界緩和領域の半導体層にコンタクトすべき
部分とを耐酸化膜でマスクした状態で半導体表面部を酸
化することによりフィールド絶縁膜を形成する工程と、
上記半導体基板上に、ゲート電極と、低濃度ドレイン領
域及び高濃度ドレイン領域になる半導体層を成長させる
工程と、上記ゲート電極と、上記低濃度ドレイン領域上
を覆うレジスト膜をマスクとして不純物をイオン打込み
することにより半導体基板表面部にソース領域を形成す
ると共に半導体層の高濃度ドレイン領域になる部分を高
不純物濃度化する工程と、を有することを特徴とする請
求項１記載の高耐圧ＭＯＳトランジスタの製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41040290A JP2953061B2 (ja) | 1990-12-13 | 1990-12-13 | 高耐圧ｍｏｓトランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41040290A JP2953061B2 (ja) | 1990-12-13 | 1990-12-13 | 高耐圧ｍｏｓトランジスタとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04215480A true JPH04215480A (ja) | 1992-08-06 |
| JP2953061B2 JP2953061B2 (ja) | 1999-09-27 |
Family
ID=18519571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41040290A Expired - Fee Related JP2953061B2 (ja) | 1990-12-13 | 1990-12-13 | 高耐圧ｍｏｓトランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953061B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007063908A1 (ja) * | 2005-11-29 | 2007-06-07 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
-
1990
- 1990-12-13 JP JP41040290A patent/JP2953061B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007063908A1 (ja) * | 2005-11-29 | 2007-06-07 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
| US7843014B2 (en) | 2005-11-29 | 2010-11-30 | Sharp Kabushiki Kaisha | Small size transistor semiconductor device capable of withstanding high voltage |
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