JPH042158A - 分周器用半導体集積回路 - Google Patents
分周器用半導体集積回路Info
- Publication number
- JPH042158A JPH042158A JP2103469A JP10346990A JPH042158A JP H042158 A JPH042158 A JP H042158A JP 2103469 A JP2103469 A JP 2103469A JP 10346990 A JP10346990 A JP 10346990A JP H042158 A JPH042158 A JP H042158A
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- JP
- Japan
- Prior art keywords
- frequency division
- circuit
- division ratio
- aluminum wiring
- circuits
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は分周器用半導体集積回路（以下プリスケーラ用
ＩＣと称す）に関するものである。
ＩＣと称す）に関するものである。
従来の技術
プリスケーラ用ＩＣＯ分周比は、使用するフリップフロ
ップ（以下ＦＦと称す）の数ｎによって決まる１／２″
が基本で、通常この値は固定されている。従って分周比
を変える場合はＦＦ数のｎを変えなければならない。例
えば分周比を小さくする場合、ＦＦ数をアルミニウム配
線部の変更で減らす方式が採られている。
ップ（以下ＦＦと称す）の数ｎによって決まる１／２″
が基本で、通常この値は固定されている。従って分周比
を変える場合はＦＦ数のｎを変えなければならない。例
えば分周比を小さくする場合、ＦＦ数をアルミニウム配
線部の変更で減らす方式が採られている。
この方式は、同一周波数帯の用途であれば拡散プロセス
は同一で使用できるため、アルミニウム配線部の工程を
終えた集積回路スライスを完成時の分周比の値如何にか
かわらず共有化でき、後工程のアルミニウム配線部のみ
で色々な分周比のバリエージぢンを持たすことができる
と云う利点がある。
は同一で使用できるため、アルミニウム配線部の工程を
終えた集積回路スライスを完成時の分周比の値如何にか
かわらず共有化でき、後工程のアルミニウム配線部のみ
で色々な分周比のバリエージぢンを持たすことができる
と云う利点がある。
発明が解決しようとする課題
しかし乍ら、最近のプリスケラ用ＩＣは全体のシステム
の複雑性、及び性能の向上追求から単に１ノ２″で示さ
れる分周比では対処しきれなくなっている。そこで本発
明は分周比、及び分周形態にかかわらずアルミニウム配
線工程のみで所定のプリスケラ用ＩＣを完成することを
目的とするものである。
の複雑性、及び性能の向上追求から単に１ノ２″で示さ
れる分周比では対処しきれなくなっている。そこで本発
明は分周比、及び分周形態にかかわらずアルミニウム配
線工程のみで所定のプリスケラ用ＩＣを完成することを
目的とするものである。
課題を解決するための手段
そしてこの目的を達成するために本発明は複数個のＤ形
フリップフロップ回路、スイッチ回路、ゲート回路、及
びバイアス回路、入、出力端子を１層目アルミニウム配
線部で接続するともに、所望の分周比、分周形態を得る
ための２層目アルミニウム配線部を設けたものである。
フリップフロップ回路、スイッチ回路、ゲート回路、及
びバイアス回路、入、出力端子を１層目アルミニウム配
線部で接続するともに、所望の分周比、分周形態を得る
ための２層目アルミニウム配線部を設けたものである。
作用
以上の構成とすれば共通化された回路パターンに、適宜
２層目アルミニウム配線部を設けることで、所定の分周
比、及び分周形態のブリスケラ用ＩＣを完成することが
できる。
２層目アルミニウム配線部を設けることで、所定の分周
比、及び分周形態のブリスケラ用ＩＣを完成することが
できる。
実施例
第４図の１０１はＤ形ＦＦを示し、１の部分はＦＦ本体
でありトランジスタＱ、〜ＱＩ！より成る。
でありトランジスタＱ、〜ＱＩ！より成る。
これはマスクスレーブ方式で構成されており電流源２と
組み合わせる。なお、Ｄ、１５は入力、Ｑ。
組み合わせる。なお、Ｄ、１５は入力、Ｑ。
Ｑは出力、Ｔ、Ｔはクロック入力、Ｂはバイアス電圧、
Ｖｃｃは電源電圧、Ｑ ＋ ３１ Ｑ １ｇはトランジ
スタである。
Ｖｃｃは電源電圧、Ｑ ＋ ３１ Ｑ １ｇはトランジ
スタである。
ＦＦ回路の数はプリスケラＩＣの最大分周比を決めるこ
とになり難かしいが結果的には設計者の考え方に負うと
ころが大きい。現状では市場調査と経験等から分周比が
１ ／２５６を得るＦＦ数とすれば一応利用範囲は大き
いと考える。
とになり難かしいが結果的には設計者の考え方に負うと
ころが大きい。現状では市場調査と経験等から分周比が
１ ／２５６を得るＦＦ数とすれば一応利用範囲は大き
いと考える。
分周比率１ ／２５６は固定分周比の場合８個のＦＦで
実現できる。
実現できる。
外部端子（分周比制御端子）の設定条件によって固定分
周比を変更できる形式の分周器でも分周比１ ／２５６
はＦＦ数が８個存れば良い。
周比を変更できる形式の分周器でも分周比１ ／２５６
はＦＦ数が８個存れば良い。
但しこの場合、後段ＯＦＦは最終段を含む数段を分周比
切換えのためのスイッチ回路を存する第５図に示す様な
ＦＦ回路とする。第５図では、第４図に示すＦＦ本体１
、定電流源２に、トランジスタ差動ベアによるスイッチ
回路３と信号パス回路４が付加されている。この形ＯＦ
Ｆを１０２で示す。なおＶｒｅｆは固定基準電位、ａは
外部分周比制御端子、Ｑａ−Ｑｄはトランジスタである
。
切換えのためのスイッチ回路を存する第５図に示す様な
ＦＦ回路とする。第５図では、第４図に示すＦＦ本体１
、定電流源２に、トランジスタ差動ベアによるスイッチ
回路３と信号パス回路４が付加されている。この形ＯＦ
Ｆを１０２で示す。なおＶｒｅｆは固定基準電位、ａは
外部分周比制御端子、Ｑａ−Ｑｄはトランジスタである
。
２モジユラス形では第６図の様な入力端子５１からのパ
ルス中１個を出力５２に出さないパルス飛び越し回路１
１０を使う。５３はこのパルス飛び越し操作を行うか否
かを決める外部制御端子であり、ＰＬＬシステム内では
スワロカウンタからこの制御信号が送られてくる。１０
５はこの信号によって動作するスイッチ回路である。１
０１はＤ形ＦＦで３ケ必要としている。 １０６はゲー
ト回路である。
ルス中１個を出力５２に出さないパルス飛び越し回路１
１０を使う。５３はこのパルス飛び越し操作を行うか否
かを決める外部制御端子であり、ＰＬＬシステム内では
スワロカウンタからこの制御信号が送られてくる。１０
５はこの信号によって動作するスイッチ回路である。１
０１はＤ形ＦＦで３ケ必要としている。 １０６はゲー
ト回路である。
従って２モジユラス形で分周比率１ ／２５６を得るに
は１１ケＯＦＦ回路が必要である。
は１１ケＯＦＦ回路が必要である。
以上述べてきた様な３種類の分周形態をとるプリスケー
ラＩＣは１１個のＦＦ回路と単純なゲート回路１０６、
スイッチ回路１０５、出力回路、及びバイアス回路で構
成できる。この−例を第７図に示す。
ラＩＣは１１個のＦＦ回路と単純なゲート回路１０６、
スイッチ回路１０５、出力回路、及びバイアス回路で構
成できる。この−例を第７図に示す。
この第７図の１０７は出力回路、１０日はバイアス回路
、３１は高周波入力、３２は分周出力である。
、３１は高周波入力、３２は分周出力である。
但し当図では２モジユラスタイプで示している。
また第７図で１１０で示すパルス飛び越し回路前にある
３個のＤ形ＦＦ（１０１）と後に配置されている１０１
で示す３個のＤ形ＦＦ、１０２で示す２個のＤ形ＦＦの
計８個は２層目アルミニウム配線部にてＴ形ＦＦの動作
となる様にしている。同様に１０２のＤ形ＦＦでは第５
図からスイッチ回路３のトランジスタＱａ、ＱｂがＯＮ
となる様配線を行っている。
３個のＤ形ＦＦ（１０１）と後に配置されている１０１
で示す３個のＤ形ＦＦ、１０２で示す２個のＤ形ＦＦの
計８個は２層目アルミニウム配線部にてＴ形ＦＦの動作
となる様にしている。同様に１０２のＤ形ＦＦでは第５
図からスイッチ回路３のトランジスタＱａ、ＱｂがＯＮ
となる様配線を行っている。
２モジユラス構成の時、パルス飛び越し回路１１０を入
れる場合によってパルススワロ−時での分周比が異なる
０例えば第７図に於て飛び越し回路１１０前にあるＦＦ
数をＰ個、後にあるＦＦ数を２ｍ個とすると全体の分周
比は［ＰＸｍ］−’、［Ｐｘ（ｍ＋１）］−’の２モジ
ユラスとなる。但し２ｍ個共に実際に２層目アルミニウ
ム配線でＦＦとして動作する数である。
れる場合によってパルススワロ−時での分周比が異なる
０例えば第７図に於て飛び越し回路１１０前にあるＦＦ
数をＰ個、後にあるＦＦ数を２ｍ個とすると全体の分周
比は［ＰＸｍ］−’、［Ｐｘ（ｍ＋１）］−’の２モジ
ユラスとなる。但し２ｍ個共に実際に２層目アルミニウ
ム配線でＦＦとして動作する数である。
一方固定分周器、或は外部の分周制御端子で分周比を予
め可変設定できる可変形固定分周器の場合は必要個数分
を２層目アルミニウム配線部で接続する。
め可変設定できる可変形固定分周器の場合は必要個数分
を２層目アルミニウム配線部で接続する。
既にスイッチ付り形ＦＦを第５図に示したが、これを最
終段とその前段に２個継続接続しＴ形ＦＦとなる様にし
た例を第８図に示す。
終段とその前段に２個継続接続しＴ形ＦＦとなる様にし
た例を第８図に示す。
１はＤ形ＦＦ本体、２は定電流源、３．４はスインチ回
路、信号バス回路である。
路、信号バス回路である。
各々の回路内容は第５図に示すようになっている。
さてスイッチ回路３の制御のために第８図では前段用、
後段用として制御端子ａ、ｂが必要でこれが外部制御端
子となる。これを初期に、Ｈ又はＬに設定し分周比を固
定する。前段、後段共に同一回路のため前段について説
明する。先ずＤ形ＦＦ１は２層目アルミニウム配線部で
Ｔ形に変更されている。（ｑ出力とＤ入力を結べば良い
）、スイッチ回路３はトランジスタＱａとＱｂ、Ｑｃと
Ｑｄの差動ベアから成り共通エミッタは定電流源２に夫
々接続されている。
後段用として制御端子ａ、ｂが必要でこれが外部制御端
子となる。これを初期に、Ｈ又はＬに設定し分周比を固
定する。前段、後段共に同一回路のため前段について説
明する。先ずＤ形ＦＦ１は２層目アルミニウム配線部で
Ｔ形に変更されている。（ｑ出力とＤ入力を結べば良い
）、スイッチ回路３はトランジスタＱａとＱｂ、Ｑｃと
Ｑｄの差動ベアから成り共通エミッタは定電流源２に夫
々接続されている。
トランジスタＱａ、ＱｄのコレクタにはＦＦ本体１が接
続され、トランジスタＱｂ、Ｑｃのコレクタには信号バ
ス回路４が接続されている。
続され、トランジスタＱｂ、Ｑｃのコレクタには信号バ
ス回路４が接続されている。
トランジスタＱａ、Ｑｄのベースには制御端子ａが接続
され、トランジスタＱｂ、Ｑｃのベースには固定基準電
位Ｖｒｅｆが接続されている。電源電圧をＶｃｃとする
時、分周制御端子電圧をＶａとすれば Ｖｒｅｆ＜Ｖａ＜Ｖｃｃ −Ｑａ、ＱｄがＯＮで分周可 Ｏｖ ＜Ｖａ＜Ｖｒｅｆ →Ｑｂ、ＱｃがＯＮで分周不可 となり、入力信号は信号バス回路４を通って次段に入る
。
され、トランジスタＱｂ、Ｑｃのベースには固定基準電
位Ｖｒｅｆが接続されている。電源電圧をＶｃｃとする
時、分周制御端子電圧をＶａとすれば Ｖｒｅｆ＜Ｖａ＜Ｖｃｃ −Ｑａ、ＱｄがＯＮで分周可 Ｏｖ ＜Ｖａ＜Ｖｒｅｆ →Ｑｂ、ＱｃがＯＮで分周不可 となり、入力信号は信号バス回路４を通って次段に入る
。
従って本例によれば分周比制御端子ａ、ｂの設定によっ
て全体の分周比が１／２Ｒ，１／２”−’１ ／ ２
”−”の３通りに変更できる。
て全体の分周比が１／２Ｒ，１／２”−’１ ／ ２
”−”の３通りに変更できる。
もちろん本スイッチ回路３を使ったＦＦ構成とするか或
はスイッチ回路３を使わないかは２層目アルミニウム配
線部で決定する。
はスイッチ回路３を使わないかは２層目アルミニウム配
線部で決定する。
尚、スイッチ付ＦＦを後段に配置するのは、動作周波数
が低くなっているために動作電流が小さくて良く結局ス
イッチの切り換えによる影響を受けにくいという理由に
よる。
が低くなっているために動作電流が小さくて良く結局ス
イッチの切り換えによる影響を受けにくいという理由に
よる。
また最近のプリスケーラＩＣは高感度入力（１０ｍｖ
ｒ ｍ ｓ以下）が要求される様になっており、このた
め入力回路に広帯域アンプを入れることも考えられる。
ｒ ｍ ｓ以下）が要求される様になっており、このた
め入力回路に広帯域アンプを入れることも考えられる。
本目的のために広帯域アンプをもＩＣ内に作成しておき
同じく２層目アルミニウム配線にてこれを選択できる様
にしておくこともできる。
同じく２層目アルミニウム配線にてこれを選択できる様
にしておくこともできる。
第２図、第３図は本発明の詳細な説明図である。
第６図は請求項（１）の説明図であり、１層目アルミニ
ウム配線部の工程でＤ形ＦＦ（スイッチ付を含む）１０
１、スイッチ回路１０５、ゲート回路１０６、その他が
構成されている。第３図は最終段とその前のＤ形ＦＦｌ
０Ｉをスイッチ付にしている。但し本図では入力回路に
アンプ（１０９）を有す。夫々の回路番号は金部の説明
に既に述べているのでこれを参考とする。
ウム配線部の工程でＤ形ＦＦ（スイッチ付を含む）１０
１、スイッチ回路１０５、ゲート回路１０６、その他が
構成されている。第３図は最終段とその前のＤ形ＦＦｌ
０Ｉをスイッチ付にしている。但し本図では入力回路に
アンプ（１０９）を有す。夫々の回路番号は金部の説明
に既に述べているのでこれを参考とする。
第１図は斜線が２層目アルミニウム配線部であることを
示しているが、これによってシステムを完成し、ＩＣと
しての所定分周比、分周形態を得ることかできる。
示しているが、これによってシステムを完成し、ＩＣと
しての所定分周比、分周形態を得ることかできる。
発明の効果
以上のように本発明では２層目のアルミニウム配線部を
設けることで、分周方式、分周比等が違う度に新たにレ
イアウトや回路設計を行うことなく、適応できるものと
なる。またアルミニウム配線部工程１枚の変更のために
ほぼ同時期に多品種が商品化できる。
設けることで、分周方式、分周比等が違う度に新たにレ
イアウトや回路設計を行うことなく、適応できるものと
なる。またアルミニウム配線部工程１枚の変更のために
ほぼ同時期に多品種が商品化できる。
第１図、第３図は本発明の一実施例のプリスケーラＩＣ
のブロック図、第２図は本発明の他の実施例のプリスケ
ラＩＣのブロック図、第４図はＤ形ＦＦの電気回路図、
第５図はスイッチ付り形ＦＦの回路図、第６図は２モジ
ュラス用パルス飛び越し回路のブロック図、第７図は２
モジユラスプリスケラ用ＩＣのブロック図、第８図はス
イッチ付り形ＦＦを２段縦接続した回路図である。 １０・・・・・・１層目アルミニウム配線部、１２・・
・・・・２層目アルミニウム配線部、１ｏ１・・・・・
・Ｄ形ＦＦ、１０２・旧・・スイッチ付り形ＦＦ、１０
５・・・・・・スイッチ回路、１０６・・・・・・ゲー
ト回路、１０８・・・用バイアス回路。 代理人の氏名 弁理士 粟野重孝 はが１名第 図 第 図 ／ｆ Ｄ 撃ＦＦ 第 図 第 図 第 図 第 図 筑個 ／７０ ｚ
のブロック図、第２図は本発明の他の実施例のプリスケ
ラＩＣのブロック図、第４図はＤ形ＦＦの電気回路図、
第５図はスイッチ付り形ＦＦの回路図、第６図は２モジ
ュラス用パルス飛び越し回路のブロック図、第７図は２
モジユラスプリスケラ用ＩＣのブロック図、第８図はス
イッチ付り形ＦＦを２段縦接続した回路図である。 １０・・・・・・１層目アルミニウム配線部、１２・・
・・・・２層目アルミニウム配線部、１ｏ１・・・・・
・Ｄ形ＦＦ、１０２・旧・・スイッチ付り形ＦＦ、１０
５・・・・・・スイッチ回路、１０６・・・・・・ゲー
ト回路、１０８・・・用バイアス回路。 代理人の氏名 弁理士 粟野重孝 はが１名第 図 第 図 ／ｆ Ｄ 撃ＦＦ 第 図 第 図 第 図 第 図 筑個 ／７０ ｚ
Claims (2)
- （１）複数個のＤ形フリップフロップ回路、スイッチ回
路、ゲート回路及びバイアス回路、入、出力端子を１層
目アルミニウム配線部で接続するとともに所望の分周比
、分周形態を得るための２層目アルミニウム配線部を設
けた分周器用半導体集積回路。 - （２）最終段Ｄ形フリップフロップ回路を含む前段の数
個をスイッチ付とした請求項（１）に記載の分周器用半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2103469A JPH042158A (ja) | 1990-04-19 | 1990-04-19 | 分周器用半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2103469A JPH042158A (ja) | 1990-04-19 | 1990-04-19 | 分周器用半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH042158A true JPH042158A (ja) | 1992-01-07 |
Family
ID=14354872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2103469A Pending JPH042158A (ja) | 1990-04-19 | 1990-04-19 | 分周器用半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH042158A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05315897A (ja) * | 1992-05-12 | 1993-11-26 | Nec Corp | 周波数シンセサイザ |
-
1990
- 1990-04-19 JP JP2103469A patent/JPH042158A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05315897A (ja) * | 1992-05-12 | 1993-11-26 | Nec Corp | 周波数シンセサイザ |
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