JPH03253112A - 双安定回路 - Google Patents
双安定回路Info
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- JPH03253112A JPH03253112A JP2049259A JP4925990A JPH03253112A JP H03253112 A JPH03253112 A JP H03253112A JP 2049259 A JP2049259 A JP 2049259A JP 4925990 A JP4925990 A JP 4925990A JP H03253112 A JPH03253112 A JP H03253112A
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- circuit
- input terminal
- gate
- terminals
- circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｉ ” Ｌ（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊ
ｅｃｔｉｏｎ ＬｏｇｉＣ）を用いた双安定回路に関し
、特にゲート数を削減し、集積回路で構成する際のチッ
プ面積を小さくした双安定回路に関する。
ｅｃｔｉｏｎ ＬｏｇｉＣ）を用いた双安定回路に関し
、特にゲート数を削減し、集積回路で構成する際のチッ
プ面積を小さくした双安定回路に関する。
本発明の双安定回路は、第１乃至第６Ｉ２Ｌ回路から成
る第１フリップフロップ回路と、第７乃至第１２Ｉ２Ｌ
回路から威る第２フリップフロップ回路とを有し、前記
第１及び第２のフリップフロップ回路の所定のＩ２Ｌ回
路を共通に制御するゲートを設けることによりゲート数
を削減したことを特徴とする。
る第１フリップフロップ回路と、第７乃至第１２Ｉ２Ｌ
回路から威る第２フリップフロップ回路とを有し、前記
第１及び第２のフリップフロップ回路の所定のＩ２Ｌ回
路を共通に制御するゲートを設けることによりゲート数
を削減したことを特徴とする。
従来、Ｉ２Ｌ回路を使用したフリップフロップ回路が、
例えば特開昭５９−１４５５６４号公報に記載されてい
る。
例えば特開昭５９−１４５５６４号公報に記載されてい
る。
すなわち、第４図の従来のＩ２Ｌフリップフロップ回路
の一例を示す回路図において、ＦＦは全体としてＴフリ
ップフロップ回路を示し、ＣＬＫはクロック信号入力端
子、Ｑは出力端子、Ｒはリセット信号入力端子である。
の一例を示す回路図において、ＦＦは全体としてＴフリ
ップフロップ回路を示し、ＣＬＫはクロック信号入力端
子、Ｑは出力端子、Ｒはリセット信号入力端子である。
トランジスタＱ、乃至ＱｈはそれぞれＩ” Ｌ（Ｉｎｔ
ｅｇｒａｔｅｄ ＩｎｊｅｃｔｉｏｎＬｏｇｉｃ）回路
で構成され、各トランジスタＱ、乃至Ｑ１のベースには
図示しない電流インジェクタトランジスタが接続されて
いる。
ｅｇｒａｔｅｄ ＩｎｊｅｃｔｉｏｎＬｏｇｉｃ）回路
で構成され、各トランジスタＱ、乃至Ｑ１のベースには
図示しない電流インジェクタトランジスタが接続されて
いる。
７以上の構成において、クロック信号入力端子ＣＬＫに
供給されるパルスをＡ分周して出力端子Ｑに出力すると
共に、リセット信号入力端子Ｒに高レベルのリセット信
号が供給された時に出力端子Ｑは低レベルに保持される
。そして、Ｔ型フリップフロップ回路ＦＦを複数段縦続
接続することにより１／Ｎ分周器を構成することができ
る。
供給されるパルスをＡ分周して出力端子Ｑに出力すると
共に、リセット信号入力端子Ｒに高レベルのリセット信
号が供給された時に出力端子Ｑは低レベルに保持される
。そして、Ｔ型フリップフロップ回路ＦＦを複数段縦続
接続することにより１／Ｎ分周器を構成することができ
る。
しかしながら、従来のＩ２Ｌフリップフロップ回路を複
数段縦続接続する場合、例えばリセット用のゲートとし
て動作するトランジスタＱｈを各段毎に設ける必要があ
り、ゲート数が増加すると共に集積回路で構成する際に
チップ面積が大きくなる欠点があった。
数段縦続接続する場合、例えばリセット用のゲートとし
て動作するトランジスタＱｈを各段毎に設ける必要があ
り、ゲート数が増加すると共に集積回路で構成する際に
チップ面積が大きくなる欠点があった。
従って、本発明の目的は前記欠点を改良した双安定回路
を提供することにある。
を提供することにある。
本発明の双安定回路は、各々の入力端子及び出力端子を
互いに交叉接続した第１及び第２のＩ！Ｌ回路と、各々
の入力端子及び出力端子を互いに交叉接続した第３及び
第４Ｉ２Ｌ回路と、各々の入力端子及び出力端子を互い
に交叉接続した第５及び第６Ｉ２Ｌ回路とを有し、第２
Ｉ２Ｌ回路と第３Ｉ２Ｌ回路の出力端子を第５Ｉ２Ｌ回
路と第６Ｉ２Ｌ回路の入力端子にそれぞれ接続した第１
フリップフロップ回路と、各々の入力端子及び出力端子
を互いに交叉接続した第７及び第８Ｉ２Ｌ回路と、各々
の入力端子及び出力端子を互いに交叉接続した第９及び
第１０Ｉ２Ｌ回路と、各々の入力端子及び出力端子を互
いに交叉接続した第１１及び第１２Ｉ２Ｌ回路とを有し
、前記第８Ｉ２Ｌ回路と第９Ｉ２Ｌ回路の出力端子を前
記第１１Ｉ２Ｌ回路と第１２Ｉ２Ｌ回路の入力端子にそ
れぞれ接続した第２フリップフロップ回路とを備え、前
記第５Ｉ２Ｌ回路の出力端子を前記第１０Ｉ２Ｌ回路の
入力端子に接続した双安定回路において、入力端子及び
第１及び第２出力端子を有する第１ゲートと、入力端子
及び第１乃至第５出力端子を有する第２ゲートとを設け
、前記第１ゲートの入力端子を信号入力端子に接続する
と共に第１及び第２出力端子を前記第２及び第３Ｉ２Ｌ
回路の入力端子にそれぞれ接続し、前記第２ゲートの入
力端子を制御信号入力端子に接続すると共に第１乃至第
５の出力端子を前記第２、第４、第６、第８及び第１２
Ｉ！Ｌ回路の入力端子にそれぞれ接続して構成される。
互いに交叉接続した第１及び第２のＩ！Ｌ回路と、各々
の入力端子及び出力端子を互いに交叉接続した第３及び
第４Ｉ２Ｌ回路と、各々の入力端子及び出力端子を互い
に交叉接続した第５及び第６Ｉ２Ｌ回路とを有し、第２
Ｉ２Ｌ回路と第３Ｉ２Ｌ回路の出力端子を第５Ｉ２Ｌ回
路と第６Ｉ２Ｌ回路の入力端子にそれぞれ接続した第１
フリップフロップ回路と、各々の入力端子及び出力端子
を互いに交叉接続した第７及び第８Ｉ２Ｌ回路と、各々
の入力端子及び出力端子を互いに交叉接続した第９及び
第１０Ｉ２Ｌ回路と、各々の入力端子及び出力端子を互
いに交叉接続した第１１及び第１２Ｉ２Ｌ回路とを有し
、前記第８Ｉ２Ｌ回路と第９Ｉ２Ｌ回路の出力端子を前
記第１１Ｉ２Ｌ回路と第１２Ｉ２Ｌ回路の入力端子にそ
れぞれ接続した第２フリップフロップ回路とを備え、前
記第５Ｉ２Ｌ回路の出力端子を前記第１０Ｉ２Ｌ回路の
入力端子に接続した双安定回路において、入力端子及び
第１及び第２出力端子を有する第１ゲートと、入力端子
及び第１乃至第５出力端子を有する第２ゲートとを設け
、前記第１ゲートの入力端子を信号入力端子に接続する
と共に第１及び第２出力端子を前記第２及び第３Ｉ２Ｌ
回路の入力端子にそれぞれ接続し、前記第２ゲートの入
力端子を制御信号入力端子に接続すると共に第１乃至第
５の出力端子を前記第２、第４、第６、第８及び第１２
Ｉ！Ｌ回路の入力端子にそれぞれ接続して構成される。
また、本発明の双安定回路は、入力端子及び第１乃至第
５出力端子を有する第３ゲートを具備し、前記第３ゲー
トの入力端子をセット信号入力端子に接続すると共に前
記第２ゲートの入力端子をリセット信号入力端子に接続
し、前記第３ゲートの第１乃至第５出力端子を前記第１
、第３、第５、第９及び第１１Ｉ２Ｌ回路の入力端子に
それぞれ接続して構成される。
５出力端子を有する第３ゲートを具備し、前記第３ゲー
トの入力端子をセット信号入力端子に接続すると共に前
記第２ゲートの入力端子をリセット信号入力端子に接続
し、前記第３ゲートの第１乃至第５出力端子を前記第１
、第３、第５、第９及び第１１Ｉ２Ｌ回路の入力端子に
それぞれ接続して構成される。
更に、本発明の双安定回路は、前記第１ゲートの入力端
子をクロック信号入力端子に接続すると共に前記第１ゲ
ートに第３及び第４出力端子を設け、この第３及び第４
出力端子を第８及び第９ＩｚＬ回路の入力端子にそれぞ
れ接続すると共に前記第４Ｉ２Ｌ回路の入力端子をデー
タ入力端子に接続してＤ型フリップフロップ回路を構成
する。
子をクロック信号入力端子に接続すると共に前記第１ゲ
ートに第３及び第４出力端子を設け、この第３及び第４
出力端子を第８及び第９ＩｚＬ回路の入力端子にそれぞ
れ接続すると共に前記第４Ｉ２Ｌ回路の入力端子をデー
タ入力端子に接続してＤ型フリップフロップ回路を構成
する。
本発明の双安定回路によれば、第１及び第２のフリップ
フロップ回路の所定のＩ２Ｌ回路を共通のゲートにより
制御するように構成したので、ゲート数の削減が可能に
なると共に、集積回路で構成する際にチップ面積が小さ
くできる。
フロップ回路の所定のＩ２Ｌ回路を共通のゲートにより
制御するように構成したので、ゲート数の削減が可能に
なると共に、集積回路で構成する際にチップ面積が小さ
くできる。
以下、本発明の実施例について図面を参照しながら説明
する。
する。
第１図は、本発明の双安定回路の基本構成を示す回路図
であり、ＦＦは双安定回路を全体として示し、ＦＦ、は
第１フリップフロップ回路、ＦＦ２は第２フリップフロ
ップ回路である。第１のフリップフロップ回路Ｆ Ｆ
ｒ は第１乃至第６Ｉ２Ｌ回路１〜６を有し、第２７リ
ツプフロツプ回路ＦＦｔは第７乃至第１２Ｉ２Ｌ回路７
〜１２を有し、各Ｉ２Ｌ回路１乃至１２は第２図の本発
明に用いる１２回路の説明図に示す如く、入力端子と○
印を付した反転出力が得られる出力端子（複数の場合）
を有し、電流インジェクタ用のラテラルＰＮＰ型トラン
ジスタＱ、とパーティカルＮＰＮ型トランジスタＱ２と
を同一基板上に集積して構成され、入力端子が高レベル
の時、Ｏ印を付した出力端子が低レベルになるように動
作する。
であり、ＦＦは双安定回路を全体として示し、ＦＦ、は
第１フリップフロップ回路、ＦＦ２は第２フリップフロ
ップ回路である。第１のフリップフロップ回路Ｆ Ｆ
ｒ は第１乃至第６Ｉ２Ｌ回路１〜６を有し、第２７リ
ツプフロツプ回路ＦＦｔは第７乃至第１２Ｉ２Ｌ回路７
〜１２を有し、各Ｉ２Ｌ回路１乃至１２は第２図の本発
明に用いる１２回路の説明図に示す如く、入力端子と○
印を付した反転出力が得られる出力端子（複数の場合）
を有し、電流インジェクタ用のラテラルＰＮＰ型トラン
ジスタＱ、とパーティカルＮＰＮ型トランジスタＱ２と
を同一基板上に集積して構成され、入力端子が高レベル
の時、Ｏ印を付した出力端子が低レベルになるように動
作する。
第１フリツプフロツプ回路ＦＦ、は、各々の入力端子及
び出力端子を互いに交叉接続した第１及び第２１１Ｌ回
路１．２と、各々の入力端子及び出力単にを互いに交叉
接続した第３及び第４Ｉ２Ｌ回路３．４と、各々の入力
端子及び出力端子を互いに交叉接続した第５及び第６Ｉ
２Ｌ回路５．６とを有し、第２Ｉ２Ｌ回路２と第３Ｉ２
Ｌ回路３の出力端子を第５Ｉ２Ｌ回路５と第６Ｉ２Ｌ回
路６の入力端子にそれぞれ接続して構成される。
び出力端子を互いに交叉接続した第１及び第２１１Ｌ回
路１．２と、各々の入力端子及び出力単にを互いに交叉
接続した第３及び第４Ｉ２Ｌ回路３．４と、各々の入力
端子及び出力端子を互いに交叉接続した第５及び第６Ｉ
２Ｌ回路５．６とを有し、第２Ｉ２Ｌ回路２と第３Ｉ２
Ｌ回路３の出力端子を第５Ｉ２Ｌ回路５と第６Ｉ２Ｌ回
路６の入力端子にそれぞれ接続して構成される。
第２フリップフロップ回路ＦＦｚは、各々の入力端子及
び出力端子を互いに交叉接続した第７及び第８Ｉ２Ｌ回
路７．８と、各々の入力端子及び出力端子を互いに交叉
接続した第９及び第１０Ｉ２Ｌ回路９、ＩＯと、各々の
入力端子及び出力端子を互いに交叉接続した第１１及び
第１２Ｉ２Ｌ回路１１．１２とを有し、第８Ｉ２Ｌ回路
８と第９Ｉ’Ｌ回路９の出力端子を第１１Ｉ２Ｌ回路１
１と第１２Ｉ２Ｌ回路１２の入力端子にそれぞれ接続し
て構成される。Ｇ、は入力端子及び第１及び第２出力端
子を有する第１ゲートであり、Ｇ２は入力端子及び第１
乃至第５出力端子を有する第２ゲートを示す、第１ゲ）
Ｇ＋の入力端子は信号入力端子ＩＮに接続されると共
に、第１及び第２出力端子は第２及び第３１Ｌ回路２．
３の入力端子にそれぞれ接続される。第２ゲートＧｔの
入力端子は制御信号入力端子Ｃ０ＮＴに接続されると共
に、第１乃至第５の出力端子は第２、第４、第６、第８
及び第１２１２Ｌ回路２．４．６．８．１２の入力端子
にそれぞれ接続される。そして、第１フリツプフロツプ
回路ＦＦ、の第５Ｉ２Ｌ回路５の出力端子は、第２フリ
ップフロップ回路ＦＦｚの第１０Ｉ２Ｌ回路１０の入力
端子に接続され、双安定回路ＦＦを構成する。
び出力端子を互いに交叉接続した第７及び第８Ｉ２Ｌ回
路７．８と、各々の入力端子及び出力端子を互いに交叉
接続した第９及び第１０Ｉ２Ｌ回路９、ＩＯと、各々の
入力端子及び出力端子を互いに交叉接続した第１１及び
第１２Ｉ２Ｌ回路１１．１２とを有し、第８Ｉ２Ｌ回路
８と第９Ｉ’Ｌ回路９の出力端子を第１１Ｉ２Ｌ回路１
１と第１２Ｉ２Ｌ回路１２の入力端子にそれぞれ接続し
て構成される。Ｇ、は入力端子及び第１及び第２出力端
子を有する第１ゲートであり、Ｇ２は入力端子及び第１
乃至第５出力端子を有する第２ゲートを示す、第１ゲ）
Ｇ＋の入力端子は信号入力端子ＩＮに接続されると共
に、第１及び第２出力端子は第２及び第３１Ｌ回路２．
３の入力端子にそれぞれ接続される。第２ゲートＧｔの
入力端子は制御信号入力端子Ｃ０ＮＴに接続されると共
に、第１乃至第５の出力端子は第２、第４、第６、第８
及び第１２１２Ｌ回路２．４．６．８．１２の入力端子
にそれぞれ接続される。そして、第１フリツプフロツプ
回路ＦＦ、の第５Ｉ２Ｌ回路５の出力端子は、第２フリ
ップフロップ回路ＦＦｚの第１０Ｉ２Ｌ回路１０の入力
端子に接続され、双安定回路ＦＦを構成する。
なお、Ｑ、及び頁、は第１フリツプフロツプ回路ＦＦ、
の出力端子、Ｇ２及び頁２は第２フリツプフロツプ回路
ＦＦ、の出力端子、ＯＵＴは双安定回路ＦＦの出力端子
である。
の出力端子、Ｇ２及び頁２は第２フリツプフロツプ回路
ＦＦ、の出力端子、ＯＵＴは双安定回路ＦＦの出力端子
である。
次に、以上の構成における動作について説明する。制御
信号入力端子Ｃ０ＮＴに、例えば高レベルのリセット信
号を供給した場合、第２ゲートＧ２の低レベル出力によ
り第２、第４、第６、第８及び第１２Ｉ２Ｌ回路２．４
．６．８．１２ノ出力は高レベルに制御される。一方、
第１、第３、第５、第７及び第１１Ｉ２Ｌ回路１．３．
５．７．１１の出力は、交叉接続によりそれぞれ低レベ
ルになる。
信号入力端子Ｃ０ＮＴに、例えば高レベルのリセット信
号を供給した場合、第２ゲートＧ２の低レベル出力によ
り第２、第４、第６、第８及び第１２Ｉ２Ｌ回路２．４
．６．８．１２ノ出力は高レベルに制御される。一方、
第１、第３、第５、第７及び第１１Ｉ２Ｌ回路１．３．
５．７．１１の出力は、交叉接続によりそれぞれ低レベ
ルになる。
第１０Ｉ２Ｌ回路１０ノ出力は、第５Ｉ２Ｌ回路５の低
レベルの出力により制御されて高レベルとなる。
レベルの出力により制御されて高レベルとなる。
従って、第１フリツプフロツプ回路ＦＦ、の出力端子Ｑ
、は低レベル、出力端子頁、は高レベルとなり、第２フ
リップフロップ回路ＦＦ２の出力端子Ｑ、は低レベル、
出力端子頁２は高レベルとなる。この場合、第２７リツ
プフロツプ回路Ｆ Ｆ ｚの第１０Ｉ２Ｌ回路１０の入
力には、第１フリップフロップ回路Ｆ Ｆ ＋の第５Ｉ
２Ｌ回路５の低レベル出力が供給されるので、第２ゲー
トＧ２の出力を供給する必要がなくなる。
、は低レベル、出力端子頁、は高レベルとなり、第２フ
リップフロップ回路ＦＦ２の出力端子Ｑ、は低レベル、
出力端子頁２は高レベルとなる。この場合、第２７リツ
プフロツプ回路Ｆ Ｆ ｚの第１０Ｉ２Ｌ回路１０の入
力には、第１フリップフロップ回路Ｆ Ｆ ＋の第５Ｉ
２Ｌ回路５の低レベル出力が供給されるので、第２ゲー
トＧ２の出力を供給する必要がなくなる。
そして、第２ゲートＧｔを最大５出力のゲート構成にす
れば、単一ゲートのみで２個のフリップフロップ回路Ｆ
Ｆ、、ＦＦ、を共通にリセットすることができ、第２フ
リップフロップ回路Ｆ Ｆ ｔのゲートを削減すること
が可能になる。また、信号入力端子ＩＮに高レベルのク
ロック信号を供給すれば、第１フリップフロップ回路Ｆ
Ｆ ｔのＱ。
れば、単一ゲートのみで２個のフリップフロップ回路Ｆ
Ｆ、、ＦＦ、を共通にリセットすることができ、第２フ
リップフロップ回路Ｆ Ｆ ｔのゲートを削減すること
が可能になる。また、信号入力端子ＩＮに高レベルのク
ロック信号を供給すれば、第１フリップフロップ回路Ｆ
Ｆ ｔのＱ。
出力は高レベル、出力端子−Ｑ−１は低レベルとなり、
第２フリップフロップ回路ＦＦｔの出力端子Ｑ２は高レ
ベル、出力端子頁、は低レベルに反転する。
第２フリップフロップ回路ＦＦｔの出力端子Ｑ２は高レ
ベル、出力端子頁、は低レベルに反転する。
なお、前述において、リセット信号を制御信号入力端子
Ｃ０ＮＴに供給する場合について説明したが、セット信
号を印加し、例えば第１フリップフロップ回路Ｆ Ｆ
ｔの出力端子Ｑ、及び頁、から反転出力を取り出しても
よい。
Ｃ０ＮＴに供給する場合について説明したが、セット信
号を印加し、例えば第１フリップフロップ回路Ｆ Ｆ
ｔの出力端子Ｑ、及び頁、から反転出力を取り出しても
よい。
次に、第３図の本発明をＮ段のシフトレジスタに適用し
た実施例を示す回路図について説明する。
た実施例を示す回路図について説明する。
第３図において、各段はＤ型フリップフロップとして構
成され、ＦＦ３は第３フリップフロップ回路、ＦＦ、は
第ｎフリップフロップ回路を示す。
成され、ＦＦ３は第３フリップフロップ回路、ＦＦ、は
第ｎフリップフロップ回路を示す。
Ｓはセット信号が供給されるセット信号入力端子、Ｄは
データが供給されるデータ入力端子であり、信号入力端
子ＩＮにはクロック信号が供給され、制御信号入力端子
Ｃ０ＮＴにはリセット信号が供給される。第３フリップ
フロップ回路ＦＦｓは、第１３乃至第１８Ｉ２Ｌ回路１
３〜１８を有すると共に第１フリツプフロツプ回路ＦＦ
、と同様に構成される。第ｎフリップフロップ回路ＦＦ
、は、第１９乃至２４Ｉ２Ｌ回路１９〜２４を有すると
共に、第１フリツプフロツプ回路ＦＦ、と同様に構成さ
れる。Ｇ４は第４ゲートであり、第１ゲートＧＩと同様
に構成されている。Ｇ、は第５ゲートであり、第１６Ｉ
” Ｌ回路１６の入力端子が第１１Ｉ２Ｌ回路１１の出
力により制御されるため、第１６Ｉ２Ｌ回路１６の人力
を制御しない点を除いて第２ゲートＧｔと同様に構成さ
れる。Ｇ６は第６ゲートであり、第３ゲートＧ３と同様
に構成される。（第ｎフリップフロップ回路ＦＦ、のゲ
ートの説明は省略する）。
データが供給されるデータ入力端子であり、信号入力端
子ＩＮにはクロック信号が供給され、制御信号入力端子
Ｃ０ＮＴにはリセット信号が供給される。第３フリップ
フロップ回路ＦＦｓは、第１３乃至第１８Ｉ２Ｌ回路１
３〜１８を有すると共に第１フリツプフロツプ回路ＦＦ
、と同様に構成される。第ｎフリップフロップ回路ＦＦ
、は、第１９乃至２４Ｉ２Ｌ回路１９〜２４を有すると
共に、第１フリツプフロツプ回路ＦＦ、と同様に構成さ
れる。Ｇ４は第４ゲートであり、第１ゲートＧＩと同様
に構成されている。Ｇ、は第５ゲートであり、第１６Ｉ
” Ｌ回路１６の入力端子が第１１Ｉ２Ｌ回路１１の出
力により制御されるため、第１６Ｉ２Ｌ回路１６の人力
を制御しない点を除いて第２ゲートＧｔと同様に構成さ
れる。Ｇ６は第６ゲートであり、第３ゲートＧ３と同様
に構成される。（第ｎフリップフロップ回路ＦＦ、のゲ
ートの説明は省略する）。
なお、Ｑ：Ｉ及び−Ｑ−３は第３フリツプフロ・ンプ回
路ＦＦ、の出力端子、Ｇ７及び−Ｑ−７は第ｎフリップ
フロップ回路ＦＦ、の出力端子である。
路ＦＦ、の出力端子、Ｇ７及び−Ｑ−７は第ｎフリップ
フロップ回路ＦＦ、の出力端子である。
以上の構成において、データ入力端子Ｃ０ＮＴに供給さ
れた情報（例えば、高レベル）は信号入力端子ＩＮにク
ロックパルスが供給された時に第１フリツプフロツプ回
路ＦＦ、に読み込まれ、次のクロックパルスが与えられ
るまで保持される。
れた情報（例えば、高レベル）は信号入力端子ＩＮにク
ロックパルスが供給された時に第１フリツプフロツプ回
路ＦＦ、に読み込まれ、次のクロックパルスが与えられ
るまで保持される。
次のクロックパスル到来時には、第１フリップフロップ
回路Ｆ Ｆ ＩのＱ、出力（高レベル）は第２フリツプ
フロツプ回路ＦＦ、に読み込まれ、クロック信号に応じ
て順次後段のフリップフロップにデータが転送されるシ
フトレジスタとして動作する。
回路Ｆ Ｆ ＩのＱ、出力（高レベル）は第２フリツプ
フロツプ回路ＦＦ、に読み込まれ、クロック信号に応じ
て順次後段のフリップフロップにデータが転送されるシ
フトレジスタとして動作する。
そして、第３図の実施例の場合には、第１乃至第３ゲー
トＧ、〜Ｇ、が第１フリツプフロツプ回路ＦＦ、及び第
２フリップフロップ回路ＦＦ！に対し共用されると共に
、第、４乃至第６ゲー）Ｇ４〜Ｇ、が第３フリツプフロ
ツプ回路ＦＦ、及び第４７リツプフロツプ回路（図示し
ない）に対して共用されるので、従来の６ゲート／フリ
ツプフロツプに比較して２段で３ゲートの削減が可能に
なり、Ｎ段ではｊ、５Ｘｎ個のゲートが削減できる。
トＧ、〜Ｇ、が第１フリツプフロツプ回路ＦＦ、及び第
２フリップフロップ回路ＦＦ！に対し共用されると共に
、第、４乃至第６ゲー）Ｇ４〜Ｇ、が第３フリツプフロ
ツプ回路ＦＦ、及び第４７リツプフロツプ回路（図示し
ない）に対して共用されるので、従来の６ゲート／フリ
ツプフロツプに比較して２段で３ゲートの削減が可能に
なり、Ｎ段ではｊ、５Ｘｎ個のゲートが削減できる。
以上の説明から明らかな通り、本発明の双安定回路によ
れば、第１及び第２のフリップフロップ回路の所定のＩ
２Ｌ回路を共通のゲートにより制御するようにしたので
、ゲート数の削減が可能になると共に、集積回路で構成
する際にチップ面積が小さくできる利点がある。
れば、第１及び第２のフリップフロップ回路の所定のＩ
２Ｌ回路を共通のゲートにより制御するようにしたので
、ゲート数の削減が可能になると共に、集積回路で構成
する際にチップ面積が小さくできる利点がある。
また、本発明の双安定回路を複数段（Ｎ段）縦続してシ
フトレジスタを構成する場合には１．５×ｎ個のゲート
の削減が可能になり、それだけ高集積度が得られる。
フトレジスタを構成する場合には１．５×ｎ個のゲート
の削減が可能になり、それだけ高集積度が得られる。
第１図は本発明の双安定回路の基本構成を示す回路図、
第２図は本発明に用いるＩ２Ｌ回路の説明図、第３図は
本発明をＮ段のシフトレジスタに適用した実施例を示す
回路図、第４図は従来のＩ２Ｌ回路フリップフロップ回
路の一例を示す回路図である。 １〜１２−・−−−−ｍ−・第１乃至第１２Ｉ２Ｌ回路
１３〜２４ 第１３乃至第２４Ｉ２Ｌ回路ｃ、−
ｃ、−−一−−第１乃至第６ゲートＩ Ｎ −−−−−
−−−−−−−−−−一信号入力端子ＣＯＮ Ｔ−−−
−−−一制御信号入力端子Ｓ −セット信号入力
端子 ０１ＪＴ −双安定回路の出力端子Ｄ −−一−−
・−−−−−−−−一−−−−・データ入力端子ＦＦ、
−ＦＦ、−第１乃至第ｎ フリップフロップ回路 Ｑ、−Ｑ、・−出力端子 −Ｑ−１〜頁、−・−出力端子 Ｆ Ｆ−−一−−・・−−−−−・−双安定回路第１図 本発明の双安定回路の基本構成と示す 回洛図 第２図本発明に用いるＩ２１回路の説明図第４図 ａＬ釆のＩ２Ｌフリップフロップ回跨の一例を示す回路
図
第２図は本発明に用いるＩ２Ｌ回路の説明図、第３図は
本発明をＮ段のシフトレジスタに適用した実施例を示す
回路図、第４図は従来のＩ２Ｌ回路フリップフロップ回
路の一例を示す回路図である。 １〜１２−・−−−−ｍ−・第１乃至第１２Ｉ２Ｌ回路
１３〜２４ 第１３乃至第２４Ｉ２Ｌ回路ｃ、−
ｃ、−−一−−第１乃至第６ゲートＩ Ｎ −−−−−
−−−−−−−−−−一信号入力端子ＣＯＮ Ｔ−−−
−−−一制御信号入力端子Ｓ −セット信号入力
端子 ０１ＪＴ −双安定回路の出力端子Ｄ −−一−−
・−−−−−−−−一−−−−・データ入力端子ＦＦ、
−ＦＦ、−第１乃至第ｎ フリップフロップ回路 Ｑ、−Ｑ、・−出力端子 −Ｑ−１〜頁、−・−出力端子 Ｆ Ｆ−−一−−・・−−−−−・−双安定回路第１図 本発明の双安定回路の基本構成と示す 回洛図 第２図本発明に用いるＩ２１回路の説明図第４図 ａＬ釆のＩ２Ｌフリップフロップ回跨の一例を示す回路
図
Claims (1)
- 【特許請求の範囲】 １、各々の入力端子及び出力端子を互いに交叉接続した
第１及び第２Ｉ＾２Ｌ回路と、各々の入力端子及び出力
端子を互いに交叉接続した第３及び第４Ｉ＾２Ｌ回路と
、各々の入力端子及び出力端子を互いに交叉接続した第
５及び第６Ｉ＾２Ｌ回路とを有し、前記第２Ｉ＾２Ｌ回
路と第３Ｉ＾２Ｌ回路の出力端子を前記第５Ｉ＾２Ｌ回
路と第６Ｉ＾２Ｌ回路の入力端子にそれぞれ接続した第
１フリップフロップ回路と、各々の入力端子及び出力端
子を互いに交叉接続した第７及び第８Ｉ＾２Ｌ回路と、
各々の入力端子及び出力端子を互いに交叉接続した第９
及び第１０Ｉ＾２Ｌ回路と、各々の入力単に及び出力端
子を互いに交叉接続した第１１及び第１２Ｉ＾２Ｌ回路
とを有し、前記第８Ｉ＾２Ｌ回路と第９Ｉ＾２Ｌ回路の
出力端子を前記第１１Ｉ＾２Ｌ回路と第１２Ｉ＾２Ｌ回
路の入力端子にそれぞれ接続した第２フリップフロップ
回路とを備え、前記第５Ｉ＾２Ｌ回路の出力端子を前記
第１０Ｉ＾２Ｌ回路の入力端子に接続した双安定回路に
おいて、入力端子及び第１及び第２出力端子を有する第
１ゲートと、入力端子及び第１乃至第５出力端子を有す
る第２ゲートとを設け、前記第１ゲートの入力端子を信
号入力端子に接続すると共に第１及び第２出力端子を前
記第２及び第３Ｉ＾２Ｌ回路の入力端子にそれぞれ接続
し、前記第２ゲートの入力端子を制御信号入力端子に接
続すると共に、第１乃至第５の出力端子を前記第２、第
４、第６、第８及び第１２Ｉ＾２Ｌ回路の入力端子にそ
れぞれ接続したことを特徴とする双安定回路。 ２、入力端子及び第１乃至第５出力端子を有する第３ゲ
ートを具備し、前記第３ゲートの入力端子をセット信号
入力端子に接続すると共に前記第２ゲートの入力端子を
リセット信号入力端子に接続し、前記第３ゲートの第１
乃至第５出力端子を前記第１、第３、第５、第９及び第
１１Ｉ＾２Ｌ回路の入力端子にそれぞれ接続したことを
特徴とする請求項１記載の双安定回路。 ３、前記第１ゲートの入力端子をクロック信号入力端子
に接続すると共に、前記第１ゲートに第３及び第４出力
端子を設け、この第３及び第４出力端子を第８及び第９
Ｉ＾２Ｌ回路の入力端子にそれぞれ接続すると共に前記
第４Ｉ＾２Ｌ回路の入力端子をデータ入力端子に接続し
、Ｄ型フリップフロップ回路を構成したことを特徴とす
る請求項１記載の双安定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049259A JP2867558B2 (ja) | 1990-03-02 | 1990-03-02 | 双安定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049259A JP2867558B2 (ja) | 1990-03-02 | 1990-03-02 | 双安定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03253112A true JPH03253112A (ja) | 1991-11-12 |
| JP2867558B2 JP2867558B2 (ja) | 1999-03-08 |
Family
ID=12825836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2049259A Expired - Fee Related JP2867558B2 (ja) | 1990-03-02 | 1990-03-02 | 双安定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867558B2 (ja) |
-
1990
- 1990-03-02 JP JP2049259A patent/JP2867558B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2867558B2 (ja) | 1999-03-08 |
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