JPH042162A - 読み出し専用記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ ゲート電極の片側の半導体基板にドレイン領域を設け、
ドレイン領域の周縁部に沿ってドレイン領域とは反対導
電型の低濃度不純物領域を設け、且つゲート電極直下部
から低濃度不純物領域の底部に延在してソース領域を設
けた構造からなる第１のＭＩＳ電界効果トランジスタと
、第１のＭＩＳ電界効果トランジスタのゲート電極直下
部及びその近傍の低濃度不純物領域を同導電型の高濃度
不純物領域に変えた構造からなる第２のＭＩＳ電界効果
トランジスタとを情報の二値に対応させたメモリーセル
として使用し、メモリーセルのレイアウトを隣接する２
つのＭＩＳ電界効果トランジスタのゲート電極を共通に
し、又、隣接する２つのＭＩＳ電界効果トランジスタの
ドレイン領域も共通とし、さらに、１つおきのドレイン
領域を同しビット線で接続形成できるなめ、２ビツトに
共通な微細なゲート電極を形成できることによる高集積
化を、又、２ビツトに共通な微細なドレイン領域を形成
できることによる高集積化を、さらに、すべてのソース
領域をドレイン領域下及びゲート電極下に形成できるた
め、ソース領域の表面レイアウト面積を必要とせずに形
成できることによる高集積化を、そのうえ、高低２種の
不純物領域により簡単に２種の閾値電圧を有するＭＩＳ
電界効果トランジスタを形成できることによる高性能化
を可能とした読み出し専用記憶装置。

［産業上の利用分野］ 本発明はＭＩＳ型半導体集積回路に係り、特に微細なメ
モリーセルを構成した高集積な読み出し専用記憶装置に
関する。

従来、ＭＩＳ電界効果トランジスタの閾値電圧の高低を
情報の二値に対応させて書き込まれた読み出し専用記憶
装置（選択ビット線及び選択ワード線をハイレベルとし
、非選択ビット線及び非選択ワード線をローレベルとし
て読み出すもので、該当ビットが閾値電圧の低いＭＩＳ
電界効果トランジスタの場合は導通しローレベルを出力
し、該当ビットが閾値電圧の高いＭＩＳ電界効果トラン
ジスタの場合は導通せずにハイレベルを出力するＮＯＲ
型読み出し専用記憶装置）に関しては、隣接する２つの
ＭＩＳ電界効果トランジスタのドレイン領域を共通とし
、又、隣接する２つのＭＩＳ電界効果トランジスタのソ
ース領域も共通とし高集積化を計ることはできた。しか
し、隣接する２つのＭＩＳ電界効果トランジスタのゲー
ト電極は共通にはできなかったこと及びソース領域の表
面レイアウト面積を省略できなかったため、さらなる高
集積化への妨げになるという問題が顕著になってきてい
る。そこで、ソース領域の表面レイアウト面積を必要と
しない高集積なメモリーセルを構成した読み出し専用記
憶装置を形成できる手段が要望されている。

［従来の技術］ 第４図（ａ）（ｂ）は従来の読み出し専用記憶装置の模
式図で、（ａ）は平面図、（ｂ）はＡ−Ａ矢視断面図、
５１はｐ−型シリコン基板、５２はｎ十型ソース領域、
５３はｐ型不純物領域、５４はｐ十型不純物領域、５５
はｎ＋型トドレイン領域５６はフィールド絶縁膜（素子
分離領域）、５７はゲート酸化膜、５８はゲート電極（
ワード線）、５９は不純物ブロック用酸化膜、６０は燐
珪酸ガラス（ＰＳＧ）膜、６１は電極コンタクト窓、６
２はＡＩ配線（ビット線）、６３はメモリーセル（２ビ
ツト分）を示している。

同図においては、一方の側に隣接するｎ十型ドレイン領
域５５を共通とし、他方の側に隣接するｎ十型ソース領
域５２を共通とするＭＩＳ電界効果トランジスタからな
るメモリーセルがマトリックス状に配列されている一部
を示している。ただし、各ＭＩＳ電界効果トランジスタ
はゲート電極下の不純物濃度が異なる（ｐ型不純物領域
５３かｐ＋＋不純物領域５４〉２種のＭＩＳ電界効果ト
ランジスタのいずれかからなっており、閾値電圧の高低
により二値情報に対応させている読み出し専用記憶装置
を構成している。隣接する２つのＭＩＳ電界効果トラン
ジスタのｎ十型ドレイン領域を共通にでき、又、隣接す
る２つのＭＩＳ電界効果トランジスタのｎ十型ソース領
域を共通にできるためかなりの高集積化がなされている
が、２ビツトに対し必ずｎ十型ソース領域を形成する面
積か必要で、さらなる高集積化への妨げになるという欠
点があった。

［発明が解決しようとする問題点］ 本発明が解決しようとする問題点は、従来例に示される
ように、隣接する２つのＭＩＳ電界効果トランジスタの
ドレイン領域を共通にでき、又、隣接する２つのＭＩＳ
電界効果トランジスタのソース領域をも共通にできるた
めかなりの高集積化がなされているが、２ビツトに対し
必ずソース領域を形成する面積が必要なため、さらなる
高集積化が難しかったことである。

「問題点を解決するための手段〕 上記問題点は、一導電型半導体基板上にゲート絶縁膜を
介して設けられたゲート電極、前記ゲート電極の片側の
前記半導体基板に設けられた反対導電型の高濃度のドレ
イン領域、前記ドレイン領域の周縁部に沿って設けられ
た一導電型の低濃度不純物領域、前記ゲート電極直下部
から前記一導電型の低濃度不純物領域の底部に延在して
設けられた反対導電型の低濃度のソース領域からなる第
１のＭＩＳ電界効果トランジスタと、前記第１のＭＩＳ
電界効果トランジスタのゲート電極直下部及び近傍の低
濃度不純物領域が高濃度化された一導電型の不純物領域
からなる第２のＭＩＳ電界効果トランジスタとが情報の
二値に対応して配列接続されてなる本発明の読み出し専
用記憶装置によって解決される。

［作　用］ 即ち本発明の読み出し専用記憶装置においては、ゲート
電極の片側の半導体基板にドレイン領域を設け、ドレイ
ン領域の周縁部に沿ってドレイン領域とは反対導電型の
低濃度不純物領域を設け、且つゲート電極直下部から低
濃度不純物領域の底部に延在してソース領域を設けた構
造からなる第１のＭＩＳ電界効果トランジスタと、第１
のＭＩＳ電界効果トランジスタのゲート電極直下部及び
その近傍の低濃度不純物領域を同導電型の高濃度不純物
領域に変えた構造からなる第２のＭＩＳ電界効果トラン
ジスタとを情報の二値に対応させたメモリーセルとして
使用し、メモリーセルのレイアウトを隣接する２つのＭ
ＩＳ電界効果トランジスタのゲート電極を共通にし、又
、隣接する２つのＭＩＳ電界効果トランジスタのドレイ
ン領域も共通とし、さらに、１つおきのドレイン領域を
同じビット線で接続して構成できる。したがって、隣接
する２ビツトに共通で微細なゲート電極を有するＭＩＳ
電界効果トランジスタを形成できることによる高集積化
を、又、隣接する２ビツトに共通で微細なドレイン領域
を有するＭＩＳ電界効果トランジスタを形成できること
による高集積化を、さらに、すべてのソース領域をドレ
イン領域下及びゲート電極下に形成できるため、ソース
領域の表面レイアウト面積を必要としないＭＩＳ電界効
果トランジスタを形成できることによる高集積化を、そ
のうえゲート電極下の一部にセルファラインに低濃度あ
るいは高濃度の不純物領域を形成できるため、容易に高
低２種の閾値電圧を有するＭＩＳ電界効果トランジスタ
を形成できることによる高性能化を可能にすることがで
きる。即ち、極めて高集積且つ高性能な読み出し専用記
憶装置を得ることができる。

［実施例］ 以下本発明を図示実施例により具体的に説明する。

第１図（ａ）（ｂ）は本発明の読み出し専用記憶装置に
おける第１の実施例の模式図で、（ａ）は平面図、（ｂ
）はＡ−Ａ矢視断面図、１は１０”ｃｌ−’程度のｐ−
型シリコン基板、２は１０　　ｃ−程度のｎ型ソース領
域、３は１０　　ｃ−程度のｐ型不純物領域、４　ハ１
０”　ｃｔａ−’程度のｐ十型不純物領域、５ａハ１ｏ
２０ＣＩ　　程度の奇数番目のｎ十型ドレイン領域、５
ｂは１０２０ｃａｌ−５程度の偶数番目のｎ十型ドレイ
ン領域、６は６００　ｎｍ程度のフィールド絶縁膜（素
子分離領域）、７は１８ｎｇｅ程度のゲート酸化膜、８
は３００　ｒｉｌＮ程度のゲート電極（ワード線）、９
は３５　ｎｍ程度の不純物ブロック用酸化膜、１０は６
００　ｎｎ＋程度の燐珪酸ガラス（ＰＳＧ）膜、１１は
径１．ＬＬＩＩ程度の第１の電極コンタクト窓、１２は
Ｑ５／Ａｍ程度の一層目Ａ１配線（ビット線）、１３は
メモリーセル（２ビツト分）を示している。

同図においては、ゲート電極８と、ゲート電極８の片側
に形成されたｎ十型ドレイン領域（５ａ又はｓｂ）と、
ｎ十型ドレイン領域（５ａ又は５ｂ）に沿って形成され
たｐ型不純物領域３（通常のＭＩＳ電界効果トランジス
タの半導体基板及びチャネル領域となる）と、ゲート電
極８下からｐ型不純物領域３下に延在して形成されたｎ
型ソース領域２とからなる第１のＭＩＳ電界効果トラン
ジスタと、第１のＭＩＳ電界効果トランジスタにおいて
形成されたｐ型不純物領域３のうちゲート電極８下及び
その近傍をより高濃度のｐ＋型不純物領域４に変えた第
２のＭＩＳ電界効果トランジスタとを二値情報に対応さ
せた読み出し専用記憶装置を形成しており、第１及び第
２のＭＩＳ電界効果トランジスタが選択的にマトリック
ス状に配列されている一部を示している。ここで高集積
なメモリーセルのレイアウトを実現するために、隣接す
る２つのＭＩＳ電界効果トランジスタのゲート電極８を
共通とし、又、隣接する２つのＭＩＳ電界効果トランジ
スタのｎ十型ドレイン領域（５ａ又は５ｂ）も共通とし
、さらに１つおきのｎ十型ドレイン領域（５ａ又は５ｂ
）を同じビット線で接続する構成に形成している。した
がって、隣接する２ビツトに共通で微細なゲート電極を
有するＭＩＳ電界効果トランジスタを形成できることに
よる高集積化を、又、隣接する２ビツトに共通で微細な
ドレイン領域を有するＭＩＳ電界効果トランジスタを形
成できることによる高集積化を、さらに、すべてのソー
ス領域をドレイン領域下及びゲート電極下に形成できる
ため、ソース領域の表面レイアウト面積を必要としない
ＭＩＳ電界効果トランジスタを形成できることによる高
集積化を、そのうえゲート電極下の一部にセルファライ
ンに低濃度あるいは高濃度の不純物領域を形成できるた
め、容易に高低２種の閾値電圧を有するＭＩＳ電界効果
トランジスタを形成できることによる高性能化を可能に
することができる。

第２図（ａ）（ｂ）は本発明の読み出し専用記憶装置に
おける第２の実施例の模式図で、（ａ）は平面図、（ｂ
）はＡ−Ａ矢視断面図、１〜１３は第１図と同じ物を、
１４は一層目ＡＩ配線／二層目ＡＩ配線間絶縁膜、１５
は第２の電極コンタクト窓、１６は二層目ＡＩ配線（ビ
ット線）を示している。

同図においては、奇数番目のｎ十型ドレイン領域５ａが
第１の電極コンタクト窓１１を介して一層目Ａ１・配線
（ビット線）１２に接続され、偶数番目のｎ十型ドレイ
ン領域５ｂが第２の電極コンタクト窓１５を介して二層
目Ａ１配線（ビット線）１６に接続されている以外は第
１の実施例と同じ構造及び構成に形成されている。本実
施例においては第１の実施例に比較し、−層目ＡＩ配線
（ビット線）１２と二層目Ａ１配線（ビット線）１６と
のレイアウト間隔を特に必要としないので、ワード綴方
向のメモリーセルサイズを縮小できるため、より高集積
化が可能である。

次いで本発明に係る読み出し専用記憶装置の製造方法の
一実施例について第３図（ａ）〜（Ｃ）及び第１図を参
照して説明する。ただし、ここでは本発明の読み出し専
用記憶装置の形成に関する製造方法のみを記述し、一般
の半導体集積回路に搭載される各種の素子（トランジス
タ、抵抗、容量等）の形成に関する製造方法の記述は省
略する。

第３図（ａ） ｐ−型シリコン基板１に３Ｏｎ−程度の酸化膜及び１０
０　ｎｍ程度の窒化膜を順次成長する９次いで通常のフ
ォトリソグラフィー技術を利用し、レジスト（図示せず
〉をマスク層として窒化膜をエツチングする。次いでレ
ジストを除去する。次いで通常のフォトリソグラフィー
技術を利用し、レジスト（図示せず）をマスク層として
、燐をイオン注入してｎ型ソース領域２を画定する。次
いてレジストを除去する。次いで通常のフォトリソグラ
フィー技術を利用し、レジスト（図示せず）をマスク層
として、硼素をイオン注入してｐ十型チャネルストッパ
ー領域（図示せず）を画定する。次いでレジストを除去
する。次いで９００°Ｃ１１０時間程度で酸化をおこな
い、６００　ｎｍ程度のフィールド酸化膜６（図示せず
）を形成する。次いで不要の下地窒化膜及び酸化膜をエ
ツチング除去する。

第３図（ｂ） 次いで１８１程度のゲート酸化膜７を成長する。

次いで不純物を含んだ３００　ｎｍ程度の多結晶シリコ
ン膜を化学気相成長法により成長する。次いで通常のフ
ォトリソグラフィー技術を利用し、レジスト（図示せず
）をマスク層として、多結晶シリコン膜を選択的にエツ
チングし、ゲート電極８を形成する。次いでレジストを
除去する。

第３図（Ｃ） 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）、ゲート電極８及びフィールド酸化膜
６（図示せず）をマスク層として、砒素をイオン注入し
てｎ＋型型トレイ領領域５ａ、５ｂ）を画定する。次い
でレジストを除去する。

次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）、ゲート電極８及びフィールド酸化膜
６（図示せず）をマスク層として、低濃度の硼素をイオ
ン注入して、低い閾値電圧の制御及び半導体基板領域と
なるｎ型不純物領域３を画定する。次いでレジストを除
去する。次いで通常のフォトリソグラフィー技術を利用
し、レジスト（図示せず）、ゲート電極８及びフィール
ド酸化膜６（図示せず）をマスク層として、選択的に高
濃度の硼素をイオン注入して、高い閾値電圧を制御する
ｐ生型不純物領域４を画定する９次いでレジストを除去
する。次いでＮ２雰囲気で熱処理し、ｎ十型ドレイン領
域（５ａ、５ｂ）　ｓ　ｎ型不純物領域３及びｐ生型不
純物領域４を形成する。

第１図 次いで不要部のゲート酸化膜７をエツチング除去する。

次いで通常の技法を適用することにより、不純物ブロッ
ク用酸化膜９及び燐珪酸ガラス（ＰＳＧ）膜１０の成長
、高温熱処理による各不純物領域の活性化及び深さの制
御、電極コンタクト窓１１の形成、Ａ１配線１２の形成
等をおこなって読み出し専用記憶装置を完成する。

なお上記実施例においては、ｐ−型半導体基板に形成し
たｎ型不純物領域をソース領域としているが、ｎ−型半
導体基板を使用し、半導体基板そのものをソース領域と
してもよい。

以上実施例に示したように、本発明の読み出し専用記憶
装置によれば、隣接する２ビツトに共通で微細なゲート
電極を有するＭＩＳ電界効果トランジスタを形成できる
ことによる高集積化を、又、隣接する２ビツトに共通で
微細なドレイン領域を有するＭＩＳ電界効果トランジス
タを形成できることによる高集積化を、さらに、すべて
のソース領域をドレイン領域下及びゲート電極下に形成
できるなめ、ソース領域の表面レイアウト面積を必要と
しないＭＩＳ電界効果トランジスタを形成できることに
よる高集積化を、そのうえゲート電極下の一部にセルフ
ァラインに低濃度あるいは高濃度の不純物領域を形成で
きるため、容易に高低２種の閾値電圧を有するＭＩＳ電
界効果トランジスタを形成できることによる高性能化を
可能にすることができる。

［発明の効果コ 以上説明のように本発明によれば、ＭＩＳ型半導体装置
による読み出し専用記憶装置において、２ビツトに共通
な微細なゲート電極の形成、２ビツトに共通な微細なド
レイン領域の形成及び表面レイアウト面積を必要としな
いソース領域の形成による高累積化を（従来例に比較し
、メモリーセル面積は、ゲート長ＩＰ■程度のルール対
して、第１の実施例の場合的７５％、第２の実施例の場
合的６０％、になる、）、又、ゲート電極下の一部にセ
ルファラインに低濃度あるいは高濃度の不純物領域を形
成できるなめ、容易に高低２種の閾値電圧を有するＭＩ
Ｓ電界効果トランジスタを形成できることによる高性能
化を可能にすることができる。即ち、極めて高集積且つ
高性能な読み出し専用記憶装置を得ることができる。

【図面の簡単な説明】

第１図（ａ）（ｂ）は本発明の読み出し専用記憶装置に
おける第１の実施例の模式図、 第２図（ａ）（ｂ）は本発明の読み出し専用記憶装置に
おける第２の実施例の模式図、 第３図（ａ）〜（Ｃ）は本発明の読み出し専用記憶装置
における製造方法の一実施例の工程断面図、第４図（ａ
）（ｂ）は従来の読み出し専用記憶装置の模式図である
。 図において、 １はｐ−型シリコン基板、 ２はｎ型ソース領域、 ３はｎ型不純物領域、 ４はｐ十型不純物領域、 ５ａは奇数番目のｎ十型ドレイン領域、５ｂは偶数番目
のｎ十型ドレイン領域、６はフィールド絶縁膜（素子分
離領域）、７はゲート酸化膜、 ８はゲート電極〈ワード線〉、 ９は不純物ブロック用酸化膜、 １０は燐珪酸ガラス（ＰＳＧ）膜、 １１は第１の電極コンタクト窓、 １２は一層目Ａ１配線（ビット線）、 １３はメモリーセル（２ピッＩ−分）、１４は一層目Ａ
１配線／二層目Ａ１配線間絶縁膜、１５は第２の電極コ
ンタクト窓、 １６は二層目ＡＩ配線（ビット線） を示す。

Claims (2)

【特許請求の範囲】
1. （１）一導電型半導体基板上にゲート絶縁膜を介して設
   けられたゲート電極、前記ゲート電極の片側の前記半導
   体基板に設けられた反対導電型の高濃度のドレイン領域
   、前記ドレイン領域の周縁部に沿って設けられた一導電
   型の低濃度不純物領域、前記ゲート電極直下部から前記
   一導電型の低濃度不純物領域の底部に延在して設けられ
   た反対導電型の低濃度のソース領域からなる第１のＭＩ
   Ｓ電界効果トランジスタと、前記第１のＭＩＳ電界効果
   トランジスタのゲート電極直下部及び近傍の低濃度不純
   物領域が高濃度化された一導電型の不純物領域からなる
   第２のＭＩＳ電界効果トランジスタとが情報の二値に対
   応して配列接続されてなることを特徴とする読み出し専
   用記憶装置。
2. （２）ソース領域が半導体基板そのものからなることを
   特徴とする特許請求の範囲第一項記載の読み出し専用記
   憶装置。