JPH04217026A - 並列処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理の高速化を図
るため、複数の情報を並列に処理する電子計算機等の並
列処理装置に関する。

【０００２】

【従来の技術】従来から電子計算機等の情報処理装置を
高速化するために、数々の手法が考えられ、１つの命令
を実行するのに数クロックかかっていたものがほぼ１ク
ロックで実行できるようになってきた。すなわちＣＰＩ
（サイクル・パー・インストラクション）値が２〜５で
あったものが１に近づいてきた。

【０００３】そして、情報処理装置をさらに高速化する
ため、すなわちＣＰＩ値を１以下にするため、複数の命
令を同時に実行する並列処理装置が考えられた。

【０００４】この種の並列処理装置としてはＶＬＩＷ（
ベリー・ラージ・インストラクション・ワード）方式（
「並列計算機構成論」、著者冨田眞治、（株）昭晃堂　
　１９８６年１１月）が知られている。以下、「並列計
算機構成論」によるＶＬＩＷ並列計算機を図２に基づい
て概説する。

【０００５】基本命令は３２ビットの固定長であり、４
つの基本命令を１ワードすなわち１２８ビットに格納す
る。そして、実行時には１ワードを同時に読み出し、４
本の演算パイプラインにより、４つの基本命令を並列に
、かつ同時に実行する。これにより、前述のＣＰＩ値は
理想的には０．２５となる。

【０００６】２０１は３２ビット幅の４本の内部バス、
２０２は内部バス２０１と３２ビット幅のバス４本で結
ばれたデータユニットで、このデータユニット２０２は
データキャッシュを含む。２０３はインストラクション
ユニットで、インストラクションキャッシュを含む。２
０４はバスインターフェイスで、データユニット２０２
との間は１２８ビット幅の内部データバスで結ばれ、イ
ンストラクションユニット２０３との間は１２８ビット
幅のインストラクションバスで結ばれる。バスインター
フェイス２０４は外部と３２ビットのアドレスバス、１
２８ビットのデータバス及びコントロールバスで接続さ
れる。

【０００７】２０５はインストラクションデコーダ、２
０６はインストラクションレジスタである。インストラ
クションデコーダ２０５はインストラクションユニット
２０３から１２８ビット幅のインストラクションを受取
ってデコードし、マイクロ命令としてインストラクショ
ンレジスタ２０６に格納する。インストラクションレジ
スタ２０６は４命令分のマイクロ命令を保持し、このマ
イクロ命令を出力することにより、第１〜第４の演算パ
イプライン２０８〜２１１を制御する。

【０００８】２０７はマルチポートレジスタで、このマ
ルチポートレジスタ２０７は、内部バス２０１と３２ビ
ット幅のバス４本で結ばれて内部バス２０１から処理す
るデータを入力し、３２ビット幅の４本のバスを介して
各演算パイプライン２０８〜２１１に出力する。各演算
パイプライン２０８〜２１１は前記マイクロ命令により
、それぞれ固定少数点演算、論理演算、浮動少数点演算
等のデータ処理を数クロックかけて行う。そして、４本
の演算パイプライン２０８〜２１１全体により実効的に
４つの演算を１クロック毎に行う。各演算パイプライン
２０８〜２１１の出力側はそれぞれ３２ビット幅のバス
を介して内部バス２０１に接続される。

【０００９】次に以上の構成のＶＬＩＷ並列計算機の動
作について説明する。

【００１０】インストラクションユニット２０３は１２
８ビット幅のインストラクションをバスインターフェイ
ス２０４を介して外部メモリ（図示せず）から読み込む
。次に読み込んだインストラクションをインストラクシ
ョンデコーダ２０５でデコードし、マイクロ命令として
インストラクションレジスタ２０６に書き込む。インス
トラクションレジスタ２０６に書き込まれたマイクロ命
令は各演算パイプライン２０８〜２１１に出力され、こ
れらを制御する。各演算パイプライン２０８〜２１１は
必要に応じてマルチポートレジスタ２０７内のデータを
読み込み、演算処理後のデータを内部バス２０１を介し
てマルチポートレジスタ２０７に書き込む。そして、各
演算パイプライン２０８〜２１１が再びこのデータを読
み込んで複数回の演算処理を施す。また、各演算パイプ
ライン２０８〜２１１は演算処理後のデータを内部バス
２０１を介して一旦データユニット２０２に書き込み、
データユニット２０２がデータを内部バス２０１を介し
てマルチポートレジスタ２０７に書き込み、複数回の演
算を施す。

【００１１】さらに、データユニット２０２はバスイン
ターフェイス２０４を介して外部との間でデータのやり
とりを行う。命令のデコード、インストラクションレジ
スタ２０６からのマイクロ命令の読み出し、各演算パイ
プライン２０８〜２１１での処理はすべてパイプライン
処理されるので、１クロックあたり４命令を実行できる
ことになる。

【００１２】

【発明が解決しようとする課題】しかしながら、上述の
ＶＬＩＷ並列計算機では、４つの基本命令を１ワードと
して処理するので、通常の計算機のデータバス幅が１６
ビットまたは３２ビット程度であるのに対し、１２８ビ
ットものデータバス幅が必要となる。このため、ユニッ
ト全体をパッケージする場合、外部に延出するピン数が
増大して複雑になると共に、周辺回路の量が増えるとい
う問題点がある。

【００１３】本発明は、以上の点を考慮してなされたも
ので、高速処理能力を維持したまま、通常の３２ビット
幅のバスを用いてピン数を減少させ、周辺回路の簡略化
が図れる並列処理装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明はかかる問題点を
解決するためになされたもので、複数の演算を並列的に
行なうべく複数個並列に設けられた演算パイプラインと
、各演算パイプラインにそれぞれ対応して複数個設けら
れ、各演算パイプラインに処理命令をデコードして出力
するデコーダと、複数のレジスタ部を有しいずれかのレ
ジスタ部に各デコーダに出力する処理命令が書込まれる
ジェネラルレジスタとを含んで構成され、処理命令を書
込んだ前記ジェネラルレジスタの各レジスタ部を同時に
指定し、各デコーダに同時に出力して各演算パイプライ
ンを同時に実行させる並列命令手段を備えたことを特徴
とする。

【００１５】

【作用】前記構成により、ジェネラルレジスタの各レジ
スタ部に処理命令を順次書込む。そして、並列命令手段
で処理命令を書込んだ各レジスタ部を同時に指定し、処
理命令を各デコーダに同時に出力して各演算パイプライ
ンを同時に実行させる。これにより、同時に多量の情報
が１つのバスに集中するのを解消し、ビット数の大きい
バスの使用の必要性を抑える。

【００１６】

【実施例】以下、本発明の一実施例を図１及び図３に基
づいて説明する。

【００１７】図１は本実施例の並列処理装置としての並
列計算機を示すブロック図、図３は並列エグゼキュート
命令を示す説明図である。

【００１８】図１において、１０１は内部バス、１０２
はデータキャッシュを含むデータユニット、１０３はイ
ンストラクションキャッシュを含むインストラクション
ユニット、１０４はバスインターフェイス、１１２〜１
１５は第１〜第４の演算パイプラインで、これらは前述
した従来の並列処理装置と同様の構成を有している。

【００１９】内部バス１０１とデータユニット１０２と
の間は３２ビット幅の内部データバスで結ばれている。 データユニット１０２とバスインターフェイス１０４間
は３２ビット幅の内部データバスで結ばれている。イン
ストラクションユニット１０３とバスインターフェイス
１０４との間は３２ビットのインストラクションバスで
結ばれている。バスインターフェイス１０４には全て３
２ビットのアドレスバス、データバス及びコントロール
バスが接続されている。インストラクションユニット１
０３は内部バス１０１と接続されている。

【００２０】１０５は単独演算処理用のデコーダで、イ
ンストラクションユニット１０３からインストラクショ
ンを受取ってデコードし、マイクロ命令として出力する
。１０６はマルチプレクサで、単独演算処理用デコーダ
１０５からのマイクロ命令と、後述の並列第１デコーダ
１０７からのマイクロ命令とを選択的に第１の演算パイ
プライン１１２に出力する。

【００２１】１０７は並列演算処理用の並列第１デコー
ダで、後述のジェネラルレジスタ１１１からの処理命令
を、デコードしてマイクロ命令とし、マルチプレクサ１
０６を介して第１の演算パイプライン１１２に出力する
。１０８は並列第２デコーダで、ジェネラルレジスタ１
１１からの処理命令を、デコードしてマイクロ命令とし
、第２の演算パイプライン１１３に出力する。１０９は
並列第３デコーダ、１１０は並列第４デコーダで、これ
らも並列第２デコーダ１０８と同様に、ジェネラルレジ
スタ１１１からの処理命令を、デコードしてマイクロ命
令とし、第３及び第４の演算パイプライン１１４、１１
５にそれぞれ出力する。

【００２２】１１１はジェネラルレジスタで、複数のレ
ジスタ部を含んで構成されている。このジェネラルレジ
スタ１１１は、具体的には例えば３２ビット幅を有して
１つの処理命令を書込むことができるレジスタ部を６４
個含んで構成されている。さらに、ジェネラルレジスタ
１１１はマルチポート構成となっており、内部バス１０
１と３２ビット幅の双方向バス４本で結ばれてデータの
入出力を行い、さらに、３２ビット幅のバスで各演算パ
イプライン１１２〜１１５にそれぞれデータを出力する
。ジェネラルレジスタ１１１の各レジスタ部には、ロー
ド命令により各演算パイプライン１１２〜１１５を制御
する処理命令が順次書込まれている。

【００２３】並列命令手段としての並列エグゼキュート
命令は図３に示す構成になっている。即ち、“並列エク
ゼキュート”を意味するオペレーションコードと、ジェ
ネラルレジスタ１１１の特定のレジスタ部をそれぞれ指
定する４つのフィールドを含んで構成されている。これ
らのビット幅の一例としては、例えばオペレーションコ
ードが８ビット、各フィールドが６ビットである。そし
て、並列エグゼキュート命令１２１は、ジェネラルレジ
スタ１１１の特定のレジスタ部を全て同時に指定し、各
デコーダ１０７〜１１０を介して各演算パイプライン１
１２〜１１５を同時に実行させる。

【００２４】次に、前記構成の並列計算機の処理動作に
ついて説明する。まず、通常の単独演算処理は次のよう
になる。インストラクションユニット１０３は処理命令
をバスインターフェイス１０４を介して外部メモリから
読み込む。次に読み込んだ処理命令をデコーダ１０５に
書込み、デコードしてマイクロ命令とし、マルチプレク
サ１０６を介して第１の演算パイプライン１１２を制御
する。この演算パイプライン１１２は必要に応じ、ジェ
ネラルレジスタ１１１内のデータを読み込み、また、内
部バス１０１を介して処理後のデータをジェネラルレジ
スタ１１１に書き込む。さらに演算パイプライン１１２
は内部バス１０１を介して処理後のデータをデータユニ
ット１０２に書き込み、データユニット１０２は内部バ
ス１０１を介してそのデータをジェネラルレジスタ１１
１に書き込む。またデータユニット１０２はバスインタ
ーフェイス１０４を通じ、外部とのデータのやりとりも
行う。

【００２５】並列演算処理を行なう場合には次のように
なる。

【００２６】まず、ループの中に入る前にロード命令を
使用して並列実行する複数の処理命令をジェネラルレジ
スタ１１１の特定のレジスタ部に順次格納する。この処
理命令は、３２ビット固定長を有し、プログラムのコン
パイルの段階で、データ部等に予め書込んでおく。なお
、処理命令は殆どループ中に含まれ、繰り返し実行され
る場合が多い。一般的に全ソースコードの５％に実行時
間の９５％が費やされるので、ジェネラルレジスタ１１
１の各レジスタ部に処理命令を格納する時間はループ処
理に対して殆ど問題にならない程度の時間である。

【００２７】そして、並列エグゼキュート命令１２１が
デコーダ１０５に書込まれたとき、この命令１２１の各
フィールドにより指定されたジェネラルレジスタ１１１
の各処理命令が並列第１〜第４デコーダ１０７〜１１０
に出力される。各デコーダ１０７〜１１０は受けた処理
命令をデコードしてマイクロ命令とした後、各演算パイ
プライン１１２〜１１５にそれぞれ出力する。このとき
、マルチプレクサ１０６の入力側は並列第１デコーダ１
０７側に切り替えられており、各演算パイプライン１１
２〜１１５は、各マイクロ命令に従ってパイプライン演
算を行う。そして、並列エグゼキュート命令１２１のデ
コード、ジェネラルレジスタ１１１からの処理命令の読
み出し及び並列第１〜第４デコーダ１０７〜１１０での
処理命令のデコードはすべてパイプライン処理されるの
で、ループ処理により並列エグゼキュート命令１２１が
続く限り、１クロックあたり等価的に４命令を実行し続
けることになる。これにより、実行スピードの観点から
は、１並列エグゼキュート命令１２１を実行することで
通常の命令を４命令実行することになる。なお、ループ
の中には通常の命令は最少限にとどめ、なるべく並列エ
グゼキュート命令１２１を置くようにすることが望まし
い。

【００２８】以上により、従来のＶＬＩＷ並列計算機が
４基本命令を１ワードとして１クロック毎に実行するの
に１２８ビット幅のインストラクションバス及びデータ
バスを必要としたのに対し、本実施例の並列計算機は並
列演算処理による高速情報処理能力を維持した状態で、
３２ビット幅のインストラクションバス、データバスに
することができ、ユニット全体の小型、コンパクト化及
び周辺回路の減少を図ることができる。

【００２９】なお、本実施例では、１つの並列エグゼキ
ュート命令１２１で通常の命令を４命令並列に実行する
場合を例に説明したが、１つの並列エグゼキュート命令
で通常の命令を２命令、３命令または５命令以上を並列
に実行する場合でも、前記同様の作用、効果を奏するこ
とがこでる。

【００３０】また、２命令、３命令、４命令または５命
令以上の通常命令を並列実行する並列エグゼキュート命
令の各フィールドに、別々のオペレーションコードを割
り当て、各演算パイプラインにそれぞれ異なる処理を行
わせるようにしてもよい。

【００３１】そして、前記５命令以上の並列エグゼキュ
ート命令とする場合には、これに対応して５以上のデコ
ーダ及び演算パイプラインが設けられることはいうまで
もない。

【００３２】

【発明の効果】以上、詳述したように本発明によれば、
複数個並列に設けられた演算パイプラインと、各演算パ
イプラインに処理命令をデコードして出力するデコーダ
と、いずれかのレジスタ部に各デコーダに出力する処理
命令が書込まれるジェネラルレジスタとを含んで構成さ
れ、ジェネラルレジスタの各レジスタ部に処理命令を順
次書込み、並列命令手段で処理命令を書込んだ各レジス
タ部を同時に指定し、処理命令を各デコーダに同時に出
力して各演算パイプラインを同時に実行させるようにし
たので、同時に多量の情報が１つのバスに集中するのを
解消し、ビット数の大きいバスの使用の必要性を抑える
ことができる。これにより、従来に比べてビット数の小
さいバスにすることができ、ユニット全体の小型、コン
パクト化及び周辺回路の減少を図ることができる。

【図面の簡単な説明】

【図１】本実施例の並列処理装置としての並列計算機を
示すブロック図。

【図２】従来の並列計算機を示すブロック図。

【図３】並列エグゼキュート命令を示す説明図。

【符号の説明】

１０１　　　　内部バス １０２　　　　データユニット １０３　　　　インストラクションユニット１０４　　
　　バスインターフェイス １０５　　　　単独演算処理用のデコーダ１０６　　　
　マルチプレクサ １０７　　　　並列第１デコーダ １０８　　　　並列第２デコーダ １０９　　　　並列第３デコーダ １１０　　　　並列第４デコーダ １１１　　　　ジェネラルレジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　複数の演算を並列的に行なうべく複数
   個並列に設けられた演算パイプラインと、各演算パイプ
   ラインにそれぞれ対応して複数個設けられ、各演算パイ
   プラインに処理命令をデコードして出力するデコーダと
   、複数のレジスタ部を有し、いずれかのレジスタ部に各
   デコーダに出力する処理命令が書込まれるジェネラルレ
   ジスタとを含んで構成され、処理命令を書込んだ前記ジ
   ェネラルレジスタの各レジスタ部を同時に指定し、各デ
   コーダに同時に出力して各演算パイプラインを同時に実
   行させる並列命令手段を備えたことを特徴とする並列処
   理装置。