JPH04218848A - キャッシュメモリ - Google Patents
キャッシュメモリInfo
- Publication number
- JPH04218848A JPH04218848A JP2413855A JP41385590A JPH04218848A JP H04218848 A JPH04218848 A JP H04218848A JP 2413855 A JP2413855 A JP 2413855A JP 41385590 A JP41385590 A JP 41385590A JP H04218848 A JPH04218848 A JP H04218848A
- Authority
- JP
- Japan
- Prior art keywords
- cache memory
- cpu
- cache
- bus
- system bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、情報処理システムに
関し、特に、そのキャッシュメモリに関するものである
。
関し、特に、そのキャッシュメモリに関するものである
。
【０００２】
【従来の技術】図４にインターフェイス（１９８７年８
月号）に記載された従来の中央処理装置（以下、ＣＰＵ
と記す）とキャッシュメモリとメインメモリとからなる
情報処理システムの例を示す。図において、１はＣＰＵ
、２はキャッシュメモリ、４はメインメモリ、６はシス
テムリセット信号生成回路、７はシステムバス、９はス
テータスデコーダ、１０はアクセスタイミング回路であ
る。
月号）に記載された従来の中央処理装置（以下、ＣＰＵ
と記す）とキャッシュメモリとメインメモリとからなる
情報処理システムの例を示す。図において、１はＣＰＵ
、２はキャッシュメモリ、４はメインメモリ、６はシス
テムリセット信号生成回路、７はシステムバス、９はス
テータスデコーダ、１０はアクセスタイミング回路であ
る。
【０００３】ＣＰＵ１とキャッシュメモリ２はシステム
リセット信号生成回路６によりリセット信号を受けてそ
れぞれ初期化される。ＣＰＵ１はメインメモリ４をアク
セスしてＣＰＵ内部の制御レジスタを初期設定した後、
続いてメインメモリ４をアクセスしてシテスムの初期設
定を行う。
リセット信号生成回路６によりリセット信号を受けてそ
れぞれ初期化される。ＣＰＵ１はメインメモリ４をアク
セスしてＣＰＵ内部の制御レジスタを初期設定した後、
続いてメインメモリ４をアクセスしてシテスムの初期設
定を行う。
【０００４】この時の動作を以下に示す。ＣＰＵ１はバ
スサイクル（ＢＣＹ）とアドレス（ＡＤＤＲ）をアクテ
ィブにしてメインメモリ４をアクセスしてキャッシュメ
モリ２の内部レジスタに設定するためのデータをＣＰＵ
１内に取り込む。そして、ＣＰＵ１はキャッシュメモリ
２の内部レジスタをアクセスするためにバスサイクル（
ＢＣＹ）をアクティブにしてアドレス（ＡＤＤＲ）、メ
モリリクエスト（ＭＲＱ）、ステータス（ＳＴ０−２
）を所定の値に設定して、先程メインメモリ４から取り
込んだデータをキャッシュメモリ２の内部レジスタに転
送して値を設定する。このようにＣＰＵ１を介してメイ
ンメモリ４からキャッシュメモリ２の内部レジスタの初
期設定を行っていた。
スサイクル（ＢＣＹ）とアドレス（ＡＤＤＲ）をアクテ
ィブにしてメインメモリ４をアクセスしてキャッシュメ
モリ２の内部レジスタに設定するためのデータをＣＰＵ
１内に取り込む。そして、ＣＰＵ１はキャッシュメモリ
２の内部レジスタをアクセスするためにバスサイクル（
ＢＣＹ）をアクティブにしてアドレス（ＡＤＤＲ）、メ
モリリクエスト（ＭＲＱ）、ステータス（ＳＴ０−２
）を所定の値に設定して、先程メインメモリ４から取り
込んだデータをキャッシュメモリ２の内部レジスタに転
送して値を設定する。このようにＣＰＵ１を介してメイ
ンメモリ４からキャッシュメモリ２の内部レジスタの初
期設定を行っていた。
【０００５】
【発明が解決しようとする課題】従来のキャッシュメモ
リでは、リセットシーケンス時にＣＰＵがメインメモリ
をアクセスしてメインメモリ内の所望のデータをキャッ
シュメモリの内部に転送して、初期設定を行っていた。 そこで、キャッシュメモリを備えた情報処理システムと
キャッシュメモリを備えていない情報処理システムとで
は、その初期設定のプログラムを変更しなければならな
いので、異なったソフトウエアプログラムを用意しなけ
ればならない。つまり、従来のキャッシュメモリでは、
それを備えた情報処理システムと備えていない情報処理
システムとで、ソフトウェアの情報処理システムに対す
るトランスペアレント性（透過性の意）を保つことがで
きないという問題点があった。
リでは、リセットシーケンス時にＣＰＵがメインメモリ
をアクセスしてメインメモリ内の所望のデータをキャッ
シュメモリの内部に転送して、初期設定を行っていた。 そこで、キャッシュメモリを備えた情報処理システムと
キャッシュメモリを備えていない情報処理システムとで
は、その初期設定のプログラムを変更しなければならな
いので、異なったソフトウエアプログラムを用意しなけ
ればならない。つまり、従来のキャッシュメモリでは、
それを備えた情報処理システムと備えていない情報処理
システムとで、ソフトウェアの情報処理システムに対す
るトランスペアレント性（透過性の意）を保つことがで
きないという問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、キャッシュメモリを備えた情報
処理システムとキャッシュメモリを備えていない情報処
理システムの間で、ソフトウェアのトランスペアレント
性を保つことができるようなキャッシュメモリを得るこ
とを目的とする。
ためになされたもので、キャッシュメモリを備えた情報
処理システムとキャッシュメモリを備えていない情報処
理システムの間で、ソフトウェアのトランスペアレント
性を保つことができるようなキャッシュメモリを得るこ
とを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るキャッシ
ュメモリは、リセット直後の中央処理装置に対してシス
テムバスへのアクセス動作を禁止し、システムバスの使
用権を要求する手段と、キャッシュメモリの内部レジス
タにキャッシュ動作を設定する手段と、メインメモリと
キャッシュ動作設定手段の一方を選択して上記システム
バスを介して接続する手段とを備えたものである。
ュメモリは、リセット直後の中央処理装置に対してシス
テムバスへのアクセス動作を禁止し、システムバスの使
用権を要求する手段と、キャッシュメモリの内部レジス
タにキャッシュ動作を設定する手段と、メインメモリと
キャッシュ動作設定手段の一方を選択して上記システム
バスを介して接続する手段とを備えたものである。
【０００８】
【作用】この発明に係るキャッシュメモリは、ＣＰＵの
初期設定動作終了後にキャッシュメモリ自身がＣＰＵに
対してシステムバスへのアクセス動作を禁止し、システ
ムバスの使用権を獲得してメモリ等のキャッシュ動作設
定用装置をアクセスして内部レジスタの初期設定を行う
ので、キャッシュメモリを備えた情報処理システムとキ
ャッシュメモリを備えていない情報処理システムの間で
ソフトウェアのトランスペアレント性を保つことができ
る。
初期設定動作終了後にキャッシュメモリ自身がＣＰＵに
対してシステムバスへのアクセス動作を禁止し、システ
ムバスの使用権を獲得してメモリ等のキャッシュ動作設
定用装置をアクセスして内部レジスタの初期設定を行う
ので、キャッシュメモリを備えた情報処理システムとキ
ャッシュメモリを備えていない情報処理システムの間で
ソフトウェアのトランスペアレント性を保つことができ
る。
【０００９】
【実施例】図１は、この発明の一実施例によるキャッシ
ュメモリを含む情報処理システムのブロック構成図であ
る。図において、１はＣＰＵ、２はキャッシュメモリ、
３はバスインターフェイス回路、４はメインメモリ、５
はキャッシュ動作設定用装置、６はシステムリセット信
号生成回路、７はシステムバス、８はＡＮＤゲート、１
１はバスインターフェイス制御信号、１２はＯＲゲート
である。
ュメモリを含む情報処理システムのブロック構成図であ
る。図において、１はＣＰＵ、２はキャッシュメモリ、
３はバスインターフェイス回路、４はメインメモリ、５
はキャッシュ動作設定用装置、６はシステムリセット信
号生成回路、７はシステムバス、８はＡＮＤゲート、１
１はバスインターフェイス制御信号、１２はＯＲゲート
である。
【００１０】システムリセット信号生成回路６はＣＰＵ
１とキャッシュメモリ２とに接続される。ＣＰＵ１から
出力されるバススタート信号（ＢＳ）はキャッシュメモ
リ２とバスインターフェイス回路３とに接続されている
。ＣＰＵ１から出力されるアドレスバス（ＡＤＤＲ）、
システムバス使用権解放信号（ＨＡＣＫ）はそれぞれキ
ャッシュメモリ２に接続されると共に、バスインターフ
ェイス回路３を経てシステムバス７と接続されている。 データバス（ＤＡＴＡ）はＣＰＵ１とキャッシュメモリ
２と接続されると共に、バスインターフェイス回路３を
経てシステムバス７と接続されている。キャッシュメモ
リ２から出力されるバススタート信号（ＢＳ０）はバス
インターフェイス回路３でＣＰＵ１から出力されるバス
スタート信号（ＢＳ）との論理和をとってシステムバス
７と接続されている。また、キャッシュメモリ２はバス
インターフェイス制御信号１１を出力してバスインター
フェイス回路３を制御する。キャッシュメモリ２から出
力されるキャッシュ動作設定信号（ＥＲＥＧ）は外部デ
バイスからのシステムバス使用権要求信号（ＨＲＥＱ０
）との論理和をとって、ＣＰＵ１のシステムバス使用権
要求信号（ＨＲＥＱ）に接続される。メモリ選択信号（
ＳＥＬＥＣＴ）はシステムバス７を介して接続されるメ
インメモリ４とキャッシュ動作設定装置５とを選択する
信号で、ＣＰＵ１から出力されるシステムバス使用権解
放信号（ＨＡＣＫ）とキャッシュメモリ２から出力され
るキャッシュ動作設定信号（ＥＲＥＧ）との論理積をと
ったものである。また、ＣＰＵ１とキャッシュメモリ２
は並列接続されている。
１とキャッシュメモリ２とに接続される。ＣＰＵ１から
出力されるバススタート信号（ＢＳ）はキャッシュメモ
リ２とバスインターフェイス回路３とに接続されている
。ＣＰＵ１から出力されるアドレスバス（ＡＤＤＲ）、
システムバス使用権解放信号（ＨＡＣＫ）はそれぞれキ
ャッシュメモリ２に接続されると共に、バスインターフ
ェイス回路３を経てシステムバス７と接続されている。 データバス（ＤＡＴＡ）はＣＰＵ１とキャッシュメモリ
２と接続されると共に、バスインターフェイス回路３を
経てシステムバス７と接続されている。キャッシュメモ
リ２から出力されるバススタート信号（ＢＳ０）はバス
インターフェイス回路３でＣＰＵ１から出力されるバス
スタート信号（ＢＳ）との論理和をとってシステムバス
７と接続されている。また、キャッシュメモリ２はバス
インターフェイス制御信号１１を出力してバスインター
フェイス回路３を制御する。キャッシュメモリ２から出
力されるキャッシュ動作設定信号（ＥＲＥＧ）は外部デ
バイスからのシステムバス使用権要求信号（ＨＲＥＱ０
）との論理和をとって、ＣＰＵ１のシステムバス使用権
要求信号（ＨＲＥＱ）に接続される。メモリ選択信号（
ＳＥＬＥＣＴ）はシステムバス７を介して接続されるメ
インメモリ４とキャッシュ動作設定装置５とを選択する
信号で、ＣＰＵ１から出力されるシステムバス使用権解
放信号（ＨＡＣＫ）とキャッシュメモリ２から出力され
るキャッシュ動作設定信号（ＥＲＥＧ）との論理積をと
ったものである。また、ＣＰＵ１とキャッシュメモリ２
は並列接続されている。
【００１１】次に動作について図２のフローチャートを
参照して説明する。システムリセット信号生成回路６に
よりシステムリセット信号がＣＰＵ１及びキャッシュメ
モリ２に入力され（ステップＳ１）、ＣＰＵ１及びキャ
ッシュメモリ２の内部状態は初期化される。そして、Ｃ
ＰＵ１はリセットシーケンス動作に入る。その時キャッ
シュメモリ２はキャッシュ動作を無効化し（ステップＳ
２）、キャッシュ動作設定信号（ＥＲＥＧ）を出力して
ＣＰＵ１に対してシステムバス使用権の要求を行う（ス
テップＳ３）。ＣＰＵ１がリセットシーケンス動作を終
了するとシステムバス使用権解放信号（ＨＡＣＫ）を出
力してバス権を解放する。キャッシュメモリ２はシステ
ムバス使用権解放信号（ＨＡＣＫ）を入力されてバス権
を獲得し（ステップＳ４）、キャッシュメモリ２内の内
部レジスタを設定する動作に入る。この時、ＳＥＬＥＣ
Ｔ信号によってキャッシュ動作設定装置５をアクセス可
能な状態としている。キャッシュメモリ２はバススター
ト信号（ＢＳ０）をアサートすると共にアドレスバス（
ＡＤＤＲ）にアドレスを出力してキャッシュ動作設定装
置をアクセスして所望のデータをデータバス（ＤＡＴＡ
）を介して内部レジスタに取り込む（ステップＳ５）。 複数の内部レジスタが存在する場合は、このアクセス動
作を繰り返す。内部レジスタの設定が終了すると、キャ
ッシュメモリ２は、キャッシュ動作設定信号（ＥＲＥＧ
）をネゲートしてシステムバスの使用権を解放すると共
にキャッシュメモリ２は内部レジスタに設定された動作
を始める（ステップＳ６）。また、ＣＰＵ１はキャッシ
ュ動作設定信号（ＥＲＥＧ）のネゲートにより、システ
ムバスの使用権を獲得して動作を再開する。
参照して説明する。システムリセット信号生成回路６に
よりシステムリセット信号がＣＰＵ１及びキャッシュメ
モリ２に入力され（ステップＳ１）、ＣＰＵ１及びキャ
ッシュメモリ２の内部状態は初期化される。そして、Ｃ
ＰＵ１はリセットシーケンス動作に入る。その時キャッ
シュメモリ２はキャッシュ動作を無効化し（ステップＳ
２）、キャッシュ動作設定信号（ＥＲＥＧ）を出力して
ＣＰＵ１に対してシステムバス使用権の要求を行う（ス
テップＳ３）。ＣＰＵ１がリセットシーケンス動作を終
了するとシステムバス使用権解放信号（ＨＡＣＫ）を出
力してバス権を解放する。キャッシュメモリ２はシステ
ムバス使用権解放信号（ＨＡＣＫ）を入力されてバス権
を獲得し（ステップＳ４）、キャッシュメモリ２内の内
部レジスタを設定する動作に入る。この時、ＳＥＬＥＣ
Ｔ信号によってキャッシュ動作設定装置５をアクセス可
能な状態としている。キャッシュメモリ２はバススター
ト信号（ＢＳ０）をアサートすると共にアドレスバス（
ＡＤＤＲ）にアドレスを出力してキャッシュ動作設定装
置をアクセスして所望のデータをデータバス（ＤＡＴＡ
）を介して内部レジスタに取り込む（ステップＳ５）。 複数の内部レジスタが存在する場合は、このアクセス動
作を繰り返す。内部レジスタの設定が終了すると、キャ
ッシュメモリ２は、キャッシュ動作設定信号（ＥＲＥＧ
）をネゲートしてシステムバスの使用権を解放すると共
にキャッシュメモリ２は内部レジスタに設定された動作
を始める（ステップＳ６）。また、ＣＰＵ１はキャッシ
ュ動作設定信号（ＥＲＥＧ）のネゲートにより、システ
ムバスの使用権を獲得して動作を再開する。
【００１２】上記実施例では、ＣＰＵ１とキャッシュメ
モリ２とが並列接続した場合を示したが、次に他の実施
例であるＣＰＵ１とキャッシュメモリ２とが直列接続の
場合を図３に示す。図中、図１と同一符号は同一部分を
示し、１２はＯＲゲートである。
モリ２とが並列接続した場合を示したが、次に他の実施
例であるＣＰＵ１とキャッシュメモリ２とが直列接続の
場合を図３に示す。図中、図１と同一符号は同一部分を
示し、１２はＯＲゲートである。
【００１３】システムリセット信号生成回路６はＣＰＵ
１とキャッシュメモリ２と接続されている。ＣＰＵ１か
ら出力されるバススタート信号（ＢＳ）、アドレスバス
（ＡＤＤＲ）、システムバス使用権解放信号（ＨＡＣＫ
）はそれぞれキャッシュメモリ２に接続され、それを通
じてシステムバス７と接続されている。ＣＰＵ１から入
出力されるデータバス（ＤＡＴＡ）はキャッシュメモリ
２に接続され、それを通じてシステムバス７と接続され
ている。キャッシュメモリ２から出力されるキャッシュ
動作設定信号（ＥＲＥＧ）は外部デバイスからのシステ
ムバス使用権要求信号（ＨＲＥＱ０）との論理和をとっ
て、ＣＰＵ１のシステムバス使用権要求信号（ＨＲＥＱ
）に接続される。キャッシュメモリ２内にあるメモリ選
択信号（ＳＥＬＥＣＴ）はシステムバス７を介して接続
されるメインメモリ４とキャッシュ動作設定装置５とを
選択する信号で、ＣＰＵ１から出力されるシステムバス
使用権解放信号（ＨＡＣＫ）とキャッシュメモリ２から
出力されるキャッシュ動作設定信号（ＥＲＥＧ）との論
理積をとったものである。
１とキャッシュメモリ２と接続されている。ＣＰＵ１か
ら出力されるバススタート信号（ＢＳ）、アドレスバス
（ＡＤＤＲ）、システムバス使用権解放信号（ＨＡＣＫ
）はそれぞれキャッシュメモリ２に接続され、それを通
じてシステムバス７と接続されている。ＣＰＵ１から入
出力されるデータバス（ＤＡＴＡ）はキャッシュメモリ
２に接続され、それを通じてシステムバス７と接続され
ている。キャッシュメモリ２から出力されるキャッシュ
動作設定信号（ＥＲＥＧ）は外部デバイスからのシステ
ムバス使用権要求信号（ＨＲＥＱ０）との論理和をとっ
て、ＣＰＵ１のシステムバス使用権要求信号（ＨＲＥＱ
）に接続される。キャッシュメモリ２内にあるメモリ選
択信号（ＳＥＬＥＣＴ）はシステムバス７を介して接続
されるメインメモリ４とキャッシュ動作設定装置５とを
選択する信号で、ＣＰＵ１から出力されるシステムバス
使用権解放信号（ＨＡＣＫ）とキャッシュメモリ２から
出力されるキャッシュ動作設定信号（ＥＲＥＧ）との論
理積をとったものである。
【００１４】次に動作について同様に図２のフローチャ
ートを参照して説明する。システムリセット信号生成回
路６によりシステムリセット信号がＣＰＵ１及びキャッ
シュメモリ２に入力され（ステップＳ１）、ＣＰＵ１及
びキャッシュメモリ２の内部状態は初期化される。そし
て、ＣＰＵ１はリセットシーケンス動作に入る。その時
キャッシュメモリ２はキャッシュ動作を無効化し（ステ
ップＳ２）、キャッシュ動作設定信号（ＥＲＥＧ）を出
力してＣＰＵ１に対してシステムバス使用権の要求を行
う（ステップＳ３）。ＣＰＵ１がリセットシーケンス動
作を終了するとシステムバス使用権解放信号（ＨＡＣＫ
）を出力してバス権を解放する。キャッシュメモリ２は
システムバス使用権解放信号（ＨＡＣＫ）を入力されて
バス権を獲得し（ステップＳ４）、キャッシュメモリ２
内の内部レジスタを設定する動作に入る。この時、ＳＥ
ＬＥＣＴ信号によってキャッシュ動作設定装置５をアク
セスすることが可能な状態となっている。キャッシュメ
モリ２はシステムバス７にバススタート信号をアサート
すると共にシステムバス７上のアドレスバスにアドレス
を出力してキャッシュ動作設定装置をアクセスして所望
のデータをシステムバス７上のデータバスを介して内部
レジスタに取り込む（ステップＳ５）。複数の内部レジ
スタが存在する場合は、このアクセス動作を繰り返す。 内部レジスタの設定が終了すると、キャッシュメモリ２
は、キャッシュ動作設定信号（ＥＲＥＧ）をネゲートし
てシステムバスの使用権を解放するとともにキャッシュ
メモリ２は内部レジスタに設定された動作を始める（ス
テップＳ６）。また、ＣＰＵ１はキャッシュ動作設定信
号（ＥＲＥＧ）のネゲートにより、システムバスの使用
権を獲得して動作を再開する。
ートを参照して説明する。システムリセット信号生成回
路６によりシステムリセット信号がＣＰＵ１及びキャッ
シュメモリ２に入力され（ステップＳ１）、ＣＰＵ１及
びキャッシュメモリ２の内部状態は初期化される。そし
て、ＣＰＵ１はリセットシーケンス動作に入る。その時
キャッシュメモリ２はキャッシュ動作を無効化し（ステ
ップＳ２）、キャッシュ動作設定信号（ＥＲＥＧ）を出
力してＣＰＵ１に対してシステムバス使用権の要求を行
う（ステップＳ３）。ＣＰＵ１がリセットシーケンス動
作を終了するとシステムバス使用権解放信号（ＨＡＣＫ
）を出力してバス権を解放する。キャッシュメモリ２は
システムバス使用権解放信号（ＨＡＣＫ）を入力されて
バス権を獲得し（ステップＳ４）、キャッシュメモリ２
内の内部レジスタを設定する動作に入る。この時、ＳＥ
ＬＥＣＴ信号によってキャッシュ動作設定装置５をアク
セスすることが可能な状態となっている。キャッシュメ
モリ２はシステムバス７にバススタート信号をアサート
すると共にシステムバス７上のアドレスバスにアドレス
を出力してキャッシュ動作設定装置をアクセスして所望
のデータをシステムバス７上のデータバスを介して内部
レジスタに取り込む（ステップＳ５）。複数の内部レジ
スタが存在する場合は、このアクセス動作を繰り返す。 内部レジスタの設定が終了すると、キャッシュメモリ２
は、キャッシュ動作設定信号（ＥＲＥＧ）をネゲートし
てシステムバスの使用権を解放するとともにキャッシュ
メモリ２は内部レジスタに設定された動作を始める（ス
テップＳ６）。また、ＣＰＵ１はキャッシュ動作設定信
号（ＥＲＥＧ）のネゲートにより、システムバスの使用
権を獲得して動作を再開する。
【００１５】このように本実施例においては、情報処理
システムの初期設定時、ＣＰＵ１が設定を終了したのち
、ＣＰＵ１のシステムバス７へのアクセスを禁止し、キ
ャッシュメモリ２がシステムバス使用権を獲得し、キャ
ッシュ動作を規定する設定装置５をアクセスして、内部
レジスタにデータを取り込み、設定を行っている。従っ
て、キャッシュメモリ２はＣＰＵ１のアクセスとは無関
係に内部レジスタの初期設定が行える。
システムの初期設定時、ＣＰＵ１が設定を終了したのち
、ＣＰＵ１のシステムバス７へのアクセスを禁止し、キ
ャッシュメモリ２がシステムバス使用権を獲得し、キャ
ッシュ動作を規定する設定装置５をアクセスして、内部
レジスタにデータを取り込み、設定を行っている。従っ
て、キャッシュメモリ２はＣＰＵ１のアクセスとは無関
係に内部レジスタの初期設定が行える。
【００１６】
【発明の効果】以上のようにこの発明によれば、キャッ
シュメモリは、リセット終了後の中央処理装置に対して
システムバスへのアクセス動作を禁止し、システムバス
の使用権を要求する手段と、キャッシュメモリの内部レ
ジスタにキャッシュ動作を設定する手段と、メインメモ
リとキャッシュ動作設定手段の一方を選択して上記シス
テムバスを介して接続する手段とを備えたので、ＣＰＵ
のアクセスとは無関係に内部レジスタの初期設定を行う
ことが可能となる。ソフトウエア側から見れば、情報処
理システムにキャッシュメモリが存在していてもまった
く気にすることなく、同一のソフトウエアを処理するこ
とが可能となり、ソフトウェアのトランスペアレント性
を保持することが可能となる効果がある。
シュメモリは、リセット終了後の中央処理装置に対して
システムバスへのアクセス動作を禁止し、システムバス
の使用権を要求する手段と、キャッシュメモリの内部レ
ジスタにキャッシュ動作を設定する手段と、メインメモ
リとキャッシュ動作設定手段の一方を選択して上記シス
テムバスを介して接続する手段とを備えたので、ＣＰＵ
のアクセスとは無関係に内部レジスタの初期設定を行う
ことが可能となる。ソフトウエア側から見れば、情報処
理システムにキャッシュメモリが存在していてもまった
く気にすることなく、同一のソフトウエアを処理するこ
とが可能となり、ソフトウェアのトランスペアレント性
を保持することが可能となる効果がある。
【図１】この発明の一実施例によるキャッシュメモリを
含む情報処理システムを示すブロック構成図である。
含む情報処理システムを示すブロック構成図である。
【図２】この発明の一実施例によるキャッシュメモリに
おけるキャッシュ動作設定の動作シーケンスを示すフロ
ーチャート図である。
おけるキャッシュ動作設定の動作シーケンスを示すフロ
ーチャート図である。
【図３】この発明の他の実施例によるキャッシュメモリ
を含む情報処理システムを示すブロック構成図である。
を含む情報処理システムを示すブロック構成図である。
【図４】従来のキャッシュメモリを含む情報処理システ
ムを示すブロック構成図である。
ムを示すブロック構成図である。
１ ＣＰＵ
２ キャッシュメモリ
３ バスインターフェイス回路
４ メインメモリ
５ キャッシュ動作設定用装置
６ システムリセット信号生成回路７ シ
ステムバス ８ ＡＮＤゲート
ステムバス ８ ＡＮＤゲート
Claims (1)
- 【請求項１】 中央処理装置とメインメモリとを有す
る情報処理システムにおいて用いられるキャッシュメモ
リにおいて、リセット直後の前記中央処理装置に対して
システムバスへのアクセス動作を禁止し、システムバス
の使用権を要求する手段と、上記キャッシュメモリの内
部レジスタにキャッシュ動作を設定する手段と、メイン
メモリとキャッシュ動作設定手段の一方を選択して上記
システムバスを介して接続する手段とを備えたことを特
徴とするキャッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2413855A JPH04218848A (ja) | 1990-12-19 | 1990-12-19 | キャッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2413855A JPH04218848A (ja) | 1990-12-19 | 1990-12-19 | キャッシュメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04218848A true JPH04218848A (ja) | 1992-08-10 |
Family
ID=18522411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2413855A Pending JPH04218848A (ja) | 1990-12-19 | 1990-12-19 | キャッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04218848A (ja) |
-
1990
- 1990-12-19 JP JP2413855A patent/JPH04218848A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5737604A (en) | Method and apparatus for independently resetting processors and cache controllers in multiple processor systems | |
| US6463529B1 (en) | Processor based system with system wide reset and partial system reset capabilities | |
| US4325116A (en) | Parallel storage access by multiprocessors | |
| US5826106A (en) | High performance multifunction direct memory access (DMA) controller | |
| US5870602A (en) | Multi-processor system with system wide reset and partial system reset capabilities | |
| US7581054B2 (en) | Data processing system | |
| US5553268A (en) | Memory operations priority scheme for microprocessors | |
| JP2001502088A (ja) | バス・インタフェース制御回路 | |
| GB2216306A (en) | Load and synchronize computer architecture and process | |
| US5212775A (en) | Method and apparatus for observing internal memory-mapped registers | |
| JPH04218848A (ja) | キャッシュメモリ | |
| EP1125191A1 (en) | Controlling access to a primary memory | |
| JP2568017B2 (ja) | マイクロプロセッサ及びそれを使用したデータ処理システム | |
| JPS60195661A (ja) | デ−タ処理システム | |
| JP3795978B2 (ja) | マイクロプロセッサ及びマルチプロセッサシステム | |
| JP2575025B2 (ja) | インサ−キット・エミュレ−タ | |
| JP2679440B2 (ja) | 情報処理装置 | |
| JP3323341B2 (ja) | エミュレーション用プロセッサおよびそれを搭載したエミュレータ | |
| JPH0478944A (ja) | キャッシュメモリ | |
| JPS63298555A (ja) | 共有メモリ制御方式 | |
| JPH0196746A (ja) | キヤツシユ装置 | |
| JPS6229813B2 (ja) | ||
| JPH01209556A (ja) | データ処理システム | |
| JPS61165172A (ja) | メモリアクセス制御方式 | |
| JPH03127162A (ja) | Ｃｐｕの共有メモリのアクセス方法 |