JPH0478944A - キャッシュメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、情報処理システムがキャッシュメモリを装
備するか否かにかかわらずその初期設定のプログラムを
変更する必要のないキャッシュメモリに関するものであ
る。

また、この発明は、キャッシュメモリを含む情報処理シ
ステムで実行されるソフトウェアがキャッシュメモリの
内部にレジスタを設定する命令を組み込んでいない場合
においても有効に動作するキャッシュメモリに関するも
のである。

［従来の技術〕 中央処理装置（以下、ＣＰＵと記す）とキヤ・ンシュメ
モリとメインメモリとからなる従来の情報処理システム
の例を第８図に示す。図において、ｌはＣＰＵ、２はキ
ャッシュメモリ、４はメインメモリ、６はシステムリセ
ット信号生成回路、７はシステムバス、９はステータス
デコーダ、１０はアクセスタイミング回路である。

次に動作について説明する。ＣＰＵＩとキャッシュメモ
リ２はシステムリセット信号生成回路６によりリセット
信号を受けてそれぞれ初期化される。ＣＰＵＩは、メイ
ンメモリ４をアクセスしてＣＰＵ内部の制御レジスタを
初期設定した後、続いてメインメモリ４をアクセスして
システムの初期化を行う。この時にキャンシュの内部レ
ジスタの初期設定を行う。このときの動作は、次の様に
なる。即ち、ＣＰＵＩはバスサイクル（ＢＣＹ）とアド
レス（ＡＤＤＲ）をアクティブにしてメインメモリ４を
アクセスしてキャッシュメモリ２の内部レジスタに設定
するためのデータをＣＰｔ、’　１内に取り込む。そし
て、ＣＰＵＩはキャッシュメモリ２の内部レジスタをア
クセスするためにハスサイクル（ＢＣＹ）をアクティブ
にしてアドレス（ＡＤＤＲ）、メモリリクエスト（ＭＲ
Ｑ）、ステータス（ＳＴｏ−ｚ）を所定の値に設定して
先はどのメインメモリ４からのデータをキャッシュメモ
リ２の内部レジスタに値を設定する。このようにＣＰＵ
Ｉを介してメインメモリ４からキャッシュメモリ２の内
部レジスタの初期設定を行っていた。

また、第９図は従来の他のキャッシュメモリ１０２ｂを
用いた場合の情報処理システムの構成図である。キャッ
シュメモリ１０２ｂは、種々の動作の設定を行う内部レ
ジスタをもつ。キャッシュメモリ１０２ｂの内部レジス
タはマイクロプロセッサ（以下、ＭＰＵと称す）１０１
のノンキャッシャプル領域のアドレス空間に割り付けら
れており、その設定はＭＰＵｌ０Ｉからのライトアクセ
スによって行われる。

以下、内部レジスタの設定動作について説明する。キャ
ッシュメモリ１０２ｂの内部レジスタを設定しようとす
る場合、第９図に示す情報処理システムにおいて実行さ
れるソフトウェアにその命令を組み込んでおかなければ
ならない。ＭＰＵｌ０１は、その命令に基づきアドレス
空間へのライトアクセスを行う。ＭＰＵｌ０Ｉから出力
されるＭＰＵバス１０５の中のアドレス部分はアドレス
デコード部１０８にも入力され、デコードされる。

そのアドレスがキャッシュメモリ１０２ｂの内部レジス
タに相当する場合、アドレスデコード部１０８はチップ
セレクト信号Ｃ３を出力する。キャッシュメモリ１０２
ｂは、チップセレクト信号Ｃ３が入力されると、ライト
アクセスがキャッシュメモリ１０２ｂ自身へのアクセス
であることを認識してデータを取り込み内部レジスタを
設定する。

チップセレクト信号Ｃ３が入力されない場合、キャッシ
ュメモリ１０２ｂは通常のキャッシュ動作を行い、メイ
ンメモリ１０３へのライトアクセスを実行する。

例えばモトローラ社のキャッシュメモリであるＭＣ８８
２００ではシステムバスインターフェース（以下１／Ｆ
とする）も内蔵しているが、種々の内部レジスタも保有
しており、その設定にはチップセレクト信号であるＰＣ
３を用いてアドレス空間に割り付け、ライトアクセスに
より行っている。

〔発明が解決しようとする課題〕

従来のキャッシュメモリは以上のように構成されており
、リセットシーケンス時にＣＰＵがメインメモリをアク
セスしてメインメモリ内の所望のデータをキャッシュメ
モリの内部レジスタに転送して、初期設定を行っていた
。このため、キャッシュメモリを備えた情報処理システ
ムとキャンシュメモリを備えていない情報処理システム
とでは、その初期設定のプログラムを変更しなければな
らないので、異なったソフトウェアプログラムを用意し
なければならない。従ってシステムの種類が異なると、
ソフトウェアのトランスペアレント性（透過性の意味）
を保つことができなかった。

また、従来のキャッシュメモリでは、内部レジスタをＭ
ＰＵのノンキャッシャプル領域のアドレス空間に割り付
け、内部レジスタの設定はＭＰＵからのライトアクセス
によってのみ行っていた。

このためキャッシュメモリを有効に動作させるための種
々の設定を行うには、キャッシュメモリを含む情報処理
システムで実行するソフトウェアに内部レジスタを設定
する命令を加えなければならず、ソフトウェアにおける
キャッシュメモリのトランスペアレント性（透過性）を
保持できなっかった。

この発明は、上記のような問題点をう解消するためにな
されたものであり、情報処理システムにキャッシュメモ
リにキャッシュメモリが含まれるか否かに関わりなく、
ソフトウェアがトランスペアレント性を保つことができ
るキャッシュメモリを得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るキャッシュメモリは、システムリセット
信号を入力としてＣＰＵリセット信号を生成する回路と
その信号を出力する端子とを備え、システムリセット信
号が入力されるとキセ・７シユメモリはその内部状態を
初期化し、システムハスの使用権を獲得してメモリ領域
をアクセスし、キャッシュメモリ内の内部レジスタの内
容を設定した後、ＣＰＵリセット信号を出力するように
したものである。

また、本発明に係るキャッシュメモリは、種々の動作の
設定を行う内部レジスタと、外部より取り込んだデータ
を順次前記内部レジスタに設定する設定手段と、前記設
定手段による設定が終了しているか否かを判別する判別
手段と、前記判別手段の判別結果を外部に知らせる設定
終了信号とを有し、リードアクセスに対する当該データ
が前記キャッシュメモリに保持されていないキャッシュ
リードミスの場合であって、前記判別手段により前記内
部レジスタの設定が未了であると判別されたとき、リー
ドアクセスの動作に、前記設定終了信号に呼応して前記
キャッシュメモリのメモリ側のハスに供給されたデータ
を前記設定手段により内部レジスタに設定する、という
動作を行なうようにしたものである。

〔作用〕

この発明におけるキャッシュメモリにおいては、ＣＰＵ
の初期設定以前にキャッシュメモリ自身がメモリ領域を
アクセスして内部レジスタの初期設定を行うので、ソフ
トウェアはキャッシュメモリが情報処理システムに含ま
れるか否かに無関係となり、ソフトウェアのトランスペ
アレント性を保持することが可能となる。

また、この発明におけるキャッシュメモリにおいては、
キャッシュリードミスの場合であって、内部レジスタの
設定が未了であるとき、キャッシュメモリのメモリ側の
ハスに供給されるデータを内部レジスタに取り込み設定
するので、キャッシュメモリを含む情報処理システムで
実行されるソフトウェアにキャッシュメモリの内部レジ
スタを設定する命令を組み込まなくても良く、ソフトウ
ェアにおけるキャッシュメモリのトランスペアレント性
を維持することが可能となる。

〔実施例〕

以下、この発明の実施例を図について説明する。

第１図はこの発明の第１の実施例によるキャッシュメモ
リを含む情報処理システムのブロック構成図である。図
において、１はＣＰＵ、２はキャッシュメモリ、３はバ
スインターフェイス回路、４はメインメモリ、５はキャ
ッシュ動作設定用装置、６はシステムリセット信号生成
回路、７はシステムハス、８はキャッシュメモリ２内の
ＣＰＵリセット信号生成回路、１１はハスインターフェ
イス制御信号である。

キャッシュメモリ２はシステムリセット信号生成回路６
と接続されており、ＣＰＵＩのリセット入力端子はキャ
ッシュメモリ２から出力されるＣＰＵリセット出力信号
（ＣＲＥＳＥＴ）と接続されている。また、ＣＰＵＩと
キャッシュメモリ２は並列接続されている。

また、第２図にキャッシュメモリ２がシステムリセット
信号入力時の動作シーケンスのフローチャートを示す。

次に第１図および第２図を参照して動作について説明す
る。

システムリセット信号生成回路６によりシステムリセッ
ト信号（ＳＲＥＳＥＴ）がキャッシュメモリ２に入力さ
れると（２００）、キャッシュメモリ２の内部状態は初
期化される。そのとき、キャッシュメモリ２はＣＰＵリ
セット信号（ＣＲ３ＥＴ）をネゲート状態にしておいて
、ｃｐｕｉに対してＦＬＯＡＴ信号をアサートしてＣＰ
ＵＩの全出力端子をフロート状態にする（２０１）。そ
して、キャッシュメモリ２はその内部レジスタの内容を
設定するため、以下の動作を開始する。

即ち、キャッシュメモリ２はバススタート信号（ＢＳ）
をアサートすると共にアクセスするキャッシュ動作設定
用装置５のアドレスを出力する。

バスインターフェース回路３でバス使用権を獲得した後
、システムバス７を介してキャッシュ動作設定用装置５
から所望のデータを内部レジスタに設定してバスサイク
ルを終了する（２０３）。

設定終了後、キャッシュメモリ２内のＣＰＵリセット信
号生成回路８によって生成したＣＰＵリセット信号（Ｃ
ＲＥＳＥＴ）をＣＰＵ１に出力する（２０４）と共にＦ
ＬＯＡＴ信号をネゲートする。これによってＣＰＵＩは
初期化され通常の動作に入る（２０５）。ここで、キャ
ッシュメモリ２のバススタート信号（ＢＳ）端子および
アドレス信号（ＡＤＤＲ）端子は、システムリセット信
号入力における動作シーケンス時には出力端子となり、
通常の動作時には入力端子となる。

なお、上記実施例では、キャッシュ動作設定用装置５と
メインメモリ４とを別個のものとして説明したが、メイ
ンメモリ４内にキャッシュ動作設定用のデータがあって
もよい。

即ち、この場合、外部リセット信号を入力としてキャッ
シュメモリの内部状態を初期化するとともに、システム
バスの使用権を獲得してメインメモリからキャッシュメ
モリの内部レジスタにデータを取り込んでキャッシュ動
作を設定した後、中央処理装置に大してリセット信号を
出力すればよい。但し、この場合、キャッシュメモリ動
作設定用のデータは特定のアドレス空間に割り付けてお
く必要がある。

また、上記実施例では、ＣＰＵＩとキャッシュメモリ２
とを並列接続した場合を示したが、次にＣＰＵＩとキャ
ッシュメモリ２とを直列接続する場合の構成例を第３図
に示す。そのときの動作は次のようになる。

即ち、システムリセット信号生成回路６によりシステム
リセット信号（ＳＲＥＳＥＴ）が、キャッシュメモリ２
に入力されるとキャッシュメモリ２の内部状態は初期化
される。そのとき、キャッシュメモリ２はＣＰＵリセッ
ト信号（ＣＲＥＳＥＴ）をネゲート状態にしておいて、
ＣＰＵＩに対してＦＬＯＡＴ信号をアサートしてＣＰＵ
Ｉの全出力端子をフロート状態にする。そして、キャッ
シュメモリ２は内部レジスタの内容を設定するため、以
下の動作を開始する。

キャッシュメモリ２はシステムハスの使用権を獲得した
後、システムバススタート信号をアサートすると共にア
クセスするキャッシュ動作設定用装置５のアドレスを出
力する。システムハス７を介してキャッシュメモリ動作
設定用装置５がら所望のデータを内部レジスタに設定し
バスサイクルを終了する。設定終了後、キャッシュメモ
リ２内のＣＰＵリセット信号生成回路８によって生成し
たＣＰＵリセット信号（ＣＲＥＳＥＴ）をＣＰＵ１に出
力すると共にＦＬＯＡＴ信号をネゲートする。これによ
ってＣＰＵＩは初期化され通常の動作に入る。

なお、上記の実施例では、キャッシュ動作設定用装置５
とメインメモリ４とを別個のものとして説明したが、メ
インメモリ４内にキャッシュ動作設定用のデータがあっ
てもよい。この場合、キャッシュ動作設定用のデータは
特定のアドレス空間に割り付けておく必要がある。

また、上記の実施例では、ＣＰＵＩの出力信号線をＦＬ
ＯＡＴ信号によって抑止したが、キャッシュメモリ２は
ＦＬＯＡＴ信号を出力するのではなくて、ＣＰＵ　１が
出力する全出力信号をキャッシュメモリ２がサンプリン
グしないようにしてもよい。

、第４図は、この発明の第２の実施例によるキャッシュ
メモリを用いた情報処理システムの構成図である。図に
おいて、第９図と同一符号は同一のものを示す。ＭＰＵ
ｌ０Ｉからのリードアクセスに対し、当該データがキャ
ッシュメモリ１０２ａに保持されていない場合をキャッ
シュリードミスと呼ぶが、まずキャッシュリードミスの
際の通常の動作について説明する。

ＭＰＵｌ０Ｉからのリードアクセスに対しキャッシュリ
ードミスであった場合、キャッシュメモリ１０２ａはパ
スコントール信号ＢＣを操作してメインメモリ１０３に
アクセスを行う。システムバス１０６上に出力されたメ
インメモリ１０３からの当８亥データは、システムハス
Ｉ／Ｆ１０４を介してＭＰＵＩに供給される。同時にキ
ャッシュメモリ１０２ａは、当該データがキャッシュ動
作の対象アドレス領域であれば、当該データを当該アド
レス情報とともに取り込み保持する。以上がキャッシュ
リードミスの際の通常動作である。

次に本発明の目的とするところの、キャンシュメモリ１
０２ａの内部レジスタへのデータの設定動作について述
べる。以下に説明する動作は、キャッシュリードミス時
において行われる。

（１）設定終了信号ＳＣが設定終了を示している場合、 ＭＰＵｌ０Ｉからのリードアクセスに対して、キャッシ
ュメモリ１０２ａに当該データが保持されていない場合
、キャッシュメモリ１０２ａは前述した通常動作を行う
。このとき設定値出力部１０７は、設定終了信号ＳＣが
設定終了を示しているので、データ出力動作を行わない
。

（２）設定終了信号ＳＣが設定未了を示している場合、 ＭＰＵｌ０Ｉからのリードアクセスに対して、キャッシ
ュメモリ１０２ａに当該データが保持されていない場合
、キャッシュメモリ１０２ａは前述した通常動作を行う
。設定値出力部１０７は設定終了信号ＳＣが設定未了を
示しているので、メインメモリ１０３から当該データが
出力され通常動作が終了した後、キャッシュメモリ１０
２ａの要求に従ってシステムバス１０６にキャッシュメ
モリ２ａの内部レジスタに設定すべきデータを順次出力
する。キャッシュメモリ２ａは通常動作を行った後、要
求に従って設定値出力部７よりシステムバス６上に出力
されたデータを取り込み、内部レジスタへ順次設定する
。

第５図にキャッシュメモリリードミスの場合であって、
設定終了信号ＳＣが設定未了を示しているときの、シス
テムバス６上に出力されるデータの順序を示す。

キャッシュメモリ２ａの内部レジスタへの設定値の取り
込みは、第５図■に示した様に一度のリードアクセスで
行っても、第５図■に示した様に複数のリードアクセス
に分けて行ってもよい。また、第５図■に示した様にキ
ャッシュリードミスの際に当該データ以外にも複数のデ
ータを取り込み保持するようなキャンシュメモリでは、
第５図■に示した様に当該データ以外のデータの取り込
み保持の代わりに内部レジスタへの取り込み設定を行っ
てもよい。第４図は、第５図■の場合を想定した構成図
であり、キャッシュリードミスの際にメインメモリ１０
３から当該データ以外のデータをシステムバス１０６上
に出力されないよう、メインメモリ１０３にも設定終了
信号ＳＣを与えである。

以上が情報処理システムにおけるキャッシュメモリ１０
２ａの内部レジスタ設定動作である。

第６図は本実施例のキャッシュメモリ１０２ａのデータ
の流れに関する部分の内部ブロック図である。図中、１
２１は内部レジスタ群、１２２は設定終了判別手段、１
２３はバス制御部、１２４はデータメモリ、１２５はバ
スＩ／Ｆである。

次にこの第６図および第４図を用いて、キャッシュメモ
リ１０２ａ内部における内部レジスタへのデータ設定動
作を説明する。いま、設定終了判別手段１２２から出力
される設定終了信号ＳＣは設定未了を示している。キャ
ッシュリードミスにおいて、バス制御部１２３は当該デ
ータを出力させるためにバスコントロール信号ＢＣを制
御し、メインメモリ１０３にリードアクセスを行う。メ
インメモリ１０３からシステムハス１０６に出力された
当日亥データは、システムハスＩ／Ｆ　１０４・ハスＩ
／Ｆ　１２５を介してバス制御部１２３に供給される。

バス制御部１２３は、当該データをデータメモリ１２４
に送出し保持させる。ここまでが通常の動作である。

その後バス制御部１２３は設定終了信号ＳＣが設定未了
を示しているので、引続きハスコントロール信号ＢＣを
制御し設定値出力部１０７に設定値の出力を要求する。

設定値出力部１０７より出力されたデータは、リードア
クセスと同様にシステムバスＩ／Ｆ　１０４・バスＩ／
Ｆ　１２５を介してバス制御部１２３に供給される。こ
こでバス制御部１２３は、そのデータを内部レジスタ群
１２１に送出し、設定終了判別手段１２２より出力され
るレジスタ選択信号Ｒ３の示すレジスタへ設定する。設
定終了判別手段１２２は、全てレジスタの設定が終了す
るまでレジスタ選択信号Ｒ３を出力し、終了後は設定終
了信号ＳＣを設定終了を示すよう変化させる。

第７図は、設定値出力部１０７のブロツク図である。図
中、１７１はセレクタ、１７２は出力制御部、１７３は
スイッチである。

この第７図および第４図を用いて、キャンシュメモリ１
０２ａの内部レジスタのデータ設定動作の際の設定値出
力部７の動作を説明する。出力制御部１７２は、キャッ
シュリードミスの場合であって、設定終了信号ＳＣが設
定未了を示すとき、キャッシュリードミスの通常動作の
後に設定値をシステムバス１０６に出力すべく、設定値
選択信号ＳＳをセレクタ１７１へ出力する。セレクタ１
７１はスイッチ１７３により固定される設定値をシステ
ムバス１０６上に出力することで、キャッシュメモリ１
０２ａからの設定値出力要求に応える。出力制御部１７
２は、キャッシュメモリ２ａからの要求に従って設定値
を出力すべく、また設定終了信号ＳＣが設定終了を示し
たときはいかなる設定値も出力しないよう設定値選択信
号ＳＳを制御する。初期値の設定は、スイッチでなく不
揮発性メモリなどで行ってもよい。

以上が設定値出力部１０７の動作である。

なお、ここに示したキャッシュリードミスの動作以外の
キャッシュメモリの基本的な動作は、−船釣な動作とほ
ぼ同じであるので、説明を省略する。

なお、本実施例による内部レジスタ設定方法と従来の内
部レジスタをノンキャッシュプル領域のアドレス空間に
割り付けて設定する方法とを併用することにより、個々
のソフトウェアに対応したキャッシュメモリの種々の動
作の設定も可能である。

〔発明の効果〕

以上のように、この発明によれば、システムリセット信
号を入力としてＣＰしリセット信号を生成する回路とそ
の信号を出力する端子とを備え、システムリセット信号
が入力されるとキャッシュメモリはその内部状態を初期
化し、システムハスの使用権を獲得してメモリ領域をア
クセスし、キャッシュメモリ内の内部レジスタの内容を
設定した後、ＣＰＵリセット信号を出力するようにした
ので、キャッシュメモリは、ＣＰＵのアクセスとは無関
係に内部レジスタの初期設定を行うことが可能となり、
ソフトウェア側から見れば、情報処理システムにキャッ
シュメモリが存在していてもまったく気にすることなく
、同一のソフトウェアを処理することが可能となり、ソ
フトウェアのトランスペアレント性を保持することが可
能となる。

また、この発明によれば、種々の動作の設定を行う内部
レジスタと、外部より取り込んだデータを順次前記内部
レジスタに設定する設定手段と、前記設定手段による設
定が終了しているか否がを判別する判別手段と、前記判
別手段の判別結果を外部に知らせる設定終了信号とを有
し、リードアクセスに対する当該データが前記キャッシ
ュメモリに保持されていないキャッシュリードミスの場
合であって、前記判別手段により前記内部レジスタの設
定が未了であると判別されたとき、リードアクセスの動
作に、前記設定終了信号に呼応して前記キャッシュメモ
リのメモリ側のハスに供給されたデータを前記設定手段
により内部レジスタに設定する、という動作を行なうよ
うにしたので、ソフトウェアにおけるキャッシュメモリ
のトランスペアレント性を維持できるので、キャッシュ
メモリに対する命令を組み込んでいないソフトウェアの
実行に際しても有効にキャッシュメモリを作用させられ
る。

【図面の簡単な説明】 第１図はこの発明の第１の実施例によるキャンシュメモ
リを含む情報処理システムのブロック構成図である。 第２図はこの発明の第１の実施例によるキャッシュメモ
リにおけるシステムハス・シト信号人力時の動作シーケ
ンスのフローチャート図である。 第３図はこの発明の第１の実施例によるキャンシュメモ
リを含む情報処理システムの他のブロック構成図である
。 第４図は本発明の第２の実施例に係るキャッシュメモリ
を用いた情報処理システムの構成図である。 第５図は本発明の第２の実施例に係るキャッシュメモリ
の内部レジスタにデータを設定する際のデータの出力順
序を示した図である。 第６図は本発明の第２の実施例に係るキャンシュメモリ
のデータバスに関する部分の内部ブロック図である。 第７図は本発明の第２の実施例に係るキャッシュメモリ
に設定するデータを出力する設定値出力部の内部ブロッ
ク図である。 第８図は従来のキャッシュメモリを含む情報処理システ
ムのブロック構成図である。 第９図は従来のキャッシュメモリを用いた情報処理シス
テムの構成図である。 図において、１はＣＰＵ、２はキャッシュメモリ、３は
ハスインターフェース回路、４はメインメモリ、５はキ
ャッシュ動作設定用装置、６はシステムリセット信号生
成回路、７はシステムハス、８はキャッシュメモリ２内
のＣＰしリセット信号生成回路、１０１はマイクロプロ
セッサ、１０２ａ、ｌ０２ｂはキャッシュメモリ、１０
３はメインメモリ、１０４はシステムバスＩ／Ｆ、１０
５はマイクロプロセッサバス、１０６はシステムバス、
１０７は設定値出力部、１０８はアドレスデコード部、
１２１は内部レジスタ群、１２２は設定終了判定部、１
２３はバス制御部、１２４はデータメモリ、１２５はバ
スＩ／Ｆ、１７１はセレクタ、１７２は設定値制御部、
１７３はスイッチ、ＢＣはバスコントロール信号、ｓｃ
は設定終了信号、Ｒ３はレジスタ選択信号、ＳＳは設定
値選択信号、Ｃ８はチップセレクト信号である。 なお、図中、同一符号は同一、又は相当部分を示す。 １１１図

Claims (2)

【特許請求の範囲】
1. （１）中央処理装置とメインメモリとを含む情報処理シ
   ステムにおいて用いられるキャッシュメモリにおいて、 前記外部リセット信号の入力により当該キャッシュメモ
   リの内部状態を初期化する手段と、該初期化した後、シ
   ステムバスの使用権を獲得してキャッシュの動作を規定
   するキャッシュ動作設定用装置から当該キャッシュメモ
   リの内部レジスタにデータを取り込んでキャッシュ動作
   を設定する手段と、 該設定完了の後、前記中央処理装置に対して当該キャッ
   シュメモリ自身が作成したリセット信号を出力する手段
   とを備えたことを特徴とするキャッシュメモリ。
2. （２）キャッシュメモリにおいて、 キャッシュメモリ自身の種々の動作の設定を行う内部レ
   ジスタと、 外部より取り込んだデータを順次前記内部レジスタに設
   定する設定手段と、 前記設定手段による設定が終了しているか否かを判別す
   る判別手段と、 前記判別手段の判別結果を外部に知らしめる設定終了信
   号を発生する終了信号発生手段とを備え、リードアクセ
   スに対する当該データが前記キャッシュメモリに保持さ
   れていないキャッシュリードミスの場合であって、前記
   判別手段により前記内部レジスタの設定が未了であると
   判別されたとき、 リードアクセス動作に、前記設定終了信号に呼応して当
   該キャッシュメモリのメモリ側のバスに供給されたデー
   タを前記設定手段により内部レジスタに設定する動作を
   行なうことを特徴とするキャッシュメモリ。