JPH04218924A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置およ
びその製造技術に関し、特にエミッタおよびベースを自
己整合で形成するバイポーラトランジスタを有する半導
体集積回路装置に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】従来、バイポーラトランジスタの微細化
、高速化を図るための自己整合技術については、アイ・
イー・ディー・エム、１９８５年、テクニカル・ダイジ
ェスト（ＩＥＤＭ，　１９８５，　Ｔｅｃｈｎｉｃａｌ
　Ｄｉｇｅｓｔ）Ｐ３４〜Ｐ３７などにおいて論じられ
ている。上記文献に記載されたエミッタ、ベース自己整
合バイポーラトランジスタの製造方法は、概略次の通り
である。

【０００３】すなわち、ｐ−　形半導体基板中にｎ＋　
形埋込み層およびｐ＋　形埋込み層をそれぞれ形成した
後、上記埋込み層上にエピタキシャル層を形成する。次
に、上記エピタキシャル層上にフィールド絶縁膜を選択
的に形成した後、不純物のイオン打込み、熱拡散により
バイポーラトランジスタのコレクタ取出し領域を形成す
る。

【０００４】続いて、上記フィールド絶縁膜で囲まれた
活性領域上に絶縁膜を形成した後、バイポーラトランジ
スタのベースおよびエミッタを形成すベき活性領域上の
上記絶縁膜をエッチングにより選択的に除去する。上記
絶縁膜は、バイポーラトランジスタ以外の素子（例えば
ＭＩＳＦＥＴ）を保護するための絶縁膜である。次に、
基板の全面に多結晶シリコン膜を堆積し、上記多結晶シ
リコン膜に不純物をイオン打込みで導入した後、基板の
全面に第二層目の絶縁膜を堆積する。

【０００５】続いて、上記絶縁膜をパターニングし、こ
れをマスクとして上記多結晶シリコン膜をパターニング
することにより、ベース引出し電極およびエミッタ開孔
部を同時に形成する。次に、熱処理を行い、上記ベース
引出し電極中の不純物をエピタキシャル層中に拡散させ
てバイポーラトランジスタの外部ベース領域を自己整合
的に形成する。続いて、上記エミッタ開孔部の側壁に絶
縁物のサイドウォールスペーサを形成し、上記サイドウ
ォールスペーサをマスクとしてエピタキシャル層中に不
純物をイオン打込みで選択的に導入して真正ベース領域
を自己整合的に形成する。次に、基板の全面に第二層目
の多結晶シリコン膜を堆積し、上記多結晶シリコン膜に
不純物をイオン打込みした後、これをエッチングしてエ
ミッタ引出し電極を形成する。

【０００６】続いて、熱処理を行い、上記エミッタ引出
し電極中の不純物を前記エミッタ開孔部を通じて真正ベ
ース領域中に拡散させてエミッタ領域を自己整合的に形
成する。次に、基板の全面に堆積した絶縁膜にコンタク
トホールを形成し、上記絶縁膜上にＡｌ膜を堆積した後
、上記Ａｌ膜をエッチングすることにより配線を形成す
る。

【０００７】

【発明が解決しようとする課題】しかしながら、前記の
従来技術では、多結晶シリコン膜上に堆積した第二層目
の絶縁膜をマスクとして上記多結晶シリコン膜をパター
ニングすることによってベース引出し電極を形成するの
で、上記ベース引出し電極の外側に多結晶シリコン膜（
ベース引出し電極）の膜厚とその上の絶縁膜の膜厚とを
足した分だけの大きな段差が生じ、ベース引出し電極に
接続されるＡｌ配線が上記段差部上で断線し易くなると
いう問題があった。

【０００８】また、ベース引出し電極用の多結晶シリコ
ン膜をパターニングする際、ベース引出し電極の外側の
段差部のエッチング残りを防止するためのオーバーエッ
チングによってエミッタ開孔部の底部に露出したエピタ
キシャル層の表面が削られてしまうという問題があった
。

【０００９】本発明の目的は、エミッタおよびベースを
自己整合で形成するバイポーラトランジスタの微細化、
高速化を促進することのできる技術を提供することにあ
る。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１１】

【課題を解決するための手段】本発明によるバイポーラ
トランジスタを有する半導体集積回路装置の製造方法は
、半導体基板上の全面にベース引出し電極用の導電膜を
堆積した後、ベース引出し電極を形成すべき領域の外側
の前記導電膜をエッチングにより除去し、次いで半導体
基板の全面に絶縁膜を堆積した後、前記絶縁膜および前
記導電膜のそれぞれの一部をパターニングしてエミッタ
開孔部を形成する工程を備えている。

【００１２】

【作用】上記した手段によれば、まずベース引出し電極
用の導電膜を堆積した後、ベース引出し電極を形成すべ
き領域の外側の前記導電膜をエッチングにより除去し、
次に、半導体基板の全面に絶縁膜を堆積した後、前記絶
縁膜および前記導電膜のそれぞれの一部をパターニング
してエミッタ開孔部を形成するので、前記ベース引出し
電極の外側の段差の高さが前記ベース引出し電極を構成
する導電膜の膜厚によってのみ規定される。これにより
、従来技術のように、ベース引出し電極の外側に導電膜
の膜厚と絶縁膜の膜厚とを足した大きな段差が生じるこ
とはない。

【００１３】また、上記した手段によれば、前記導電膜
のエッチングを、ベース引出し電極を形成すべき領域の
外側のエッチング工程と、エミッタ開孔部のエッチング
工程とに分けたので、それぞれのエッチング条件を個別
に最適化することができる。

【００１４】これにより、従来技術のように、ベース引
出し電極の外側の段差部のエッチング残りを防止するた
めのオーバーエッチングによってエミッタ開孔部の底部
に露出したエピタキシャル層の表面が削られることはな
い。

【００１５】以下、本発明を実施例により説明する。な
お、実施例を説明するための全図において同一の機能を
有するものは同一の符号を付け、その繰り返しの説明は
省略する。

【００１６】

【実施例】図１は、本実施例の半導体集積回路装置を示
す半導体基板の平面図、図２は、図１のＩＩ−ＩＩ線に
おける断面図である。

【００１７】例えばｐ−　形シリコン単結晶からなる半
導体基板１中には、ｎ＋　形の埋込み層２ａ，２ｂおよ
びｐ＋　形の埋込み層３ａがそれぞれ設けられている。 上記埋込み層２ａ，２ｂの最大不純物濃度は、例えば５
×１０１８〜５×１０１９ｃｍ−３であり、埋込み層３
ａの最大不純物濃度は、例えば８×１０１７ｃｍ−３で
ある。上記半導体基板１上には、例えばシリコンのエピ
タキシャル層４が設けられている。なお、上記エピタキ
シャル層４を形成する前の半導体基板１の表面を図２の
一点鎖線で示す。

【００１８】上記エピタキシャル層４中には、ｎ形ウエ
ル５ａ，５ｂおよびｐ形ウエル６ａが前記埋込み層２ａ
，２ｂおよび３ａにそれぞれ対応して設けられている。 上記ｎ形ウエル５ａ，５ｂおよびｐ形ウエル６ａの最大
不純物濃度は、それぞれ１×１０１６ｃｍ−３および１
×１０１６ｃｍ−３であり、深さはそれぞれ１μｍであ
る。

【００１９】上記エピタキシャル層４の表面には、例え
ばＳｉＯ２　からなる膜厚０．４μｍのフィールド絶縁
膜７が選択的に設けられ、これにより素子分離が行われ
ている。上記フィールド絶縁膜７で囲まれた領域におけ
るｎ形ウエル５ａの中には、埋込み層２ａに接続された
コレクタ取出し領域８が設けられている。上記コレクタ
取出し領域８は、例えばＰ（リン）のようなｎ形不純物
を打込みエネルギー８０ｋｅＶ　、ドーズ量５×１０５
　ｃｍ−２でイオン打込みを行った後、例えば９５０℃
、３０分の熱処理を行って形成される。

【００２０】上記フィールド絶縁膜７で囲まれた他の領
域におけるｎ形ウエル５ａの表面には、例えば膜厚０．
２μｍの多結晶シリコン膜からなるベース引出し電極９
が設けられている。上記ベース引出し電極９を構成する
多結晶シリコン膜には、例えばＢ（ホウ素）のようなｐ
形不純物が打込みエネルギー４０ｋｅＶ、ドーズ量１×
１０１６ｃｍ−２の条件でイオン打込みされている。上
記ベース引出し電極９に接したｎ形ウエル５ａの表面に
は、外部ベース領域１０が設けられている。

【００２１】上記外部ベース領域１０は、例えば９００
℃、１０分の熱処理によりベース引出し電極９中の不純
物を拡散させることによって自己整合的に形成される。

【００２２】上記フィールド絶縁膜７およびコレクタ取
出し領域８の上には、例えばＳｉＯ２　からなる絶縁膜
１１が設けられている。上記絶縁膜１１の膜厚は、例え
ば０．１μｍである。上記絶縁膜１１は、バイポーラト
ランジスタ以外の素子（例えばＭＩＳＦＥＴ）を保護す
るための絶縁膜であり、バイポーラトランジスタ以外の
素子がない場合には、設けなくともよい。

【００２３】上記ベース引出し電極９の上および外側に
は、例えばＳｉＯ２からなる絶縁膜１２が設けられてい
る。上記絶縁膜１２の膜厚は、例えば０．１μｍである
。上記ベース引出し電極９の内側のエミッタ開孔部１３
の側壁には、例えばＳｉＯ２　からなるサイドウォール
スペーサ１４が設けられている。上記サイドウォールス
ペーサ１４の幅は、例えば０．１５μｍである。

【００２４】上記エミッタ開孔部１３の底部のｎ形ウエ
ル５ａの表面には、外部ベース領域１０に接続された真
正ベース領域１５が設けられている。上記真正ベース領
域１５は、サイドウォールスペーサ１４をマスクとして
、例えばＢのようなｐ形不純物を打込みエネルギー１０
ｋｅＶ　、ドーズ量８×１０１３ｃｍ−２の条件でイオ
ン打込みすることによって自己整合的に形成される。上
記真性ベース領域１５の表面には、エミッタ領域１６が
設けられており、上記エミッタ領域１６の上には、例え
ば膜厚０．２μｍの多結晶シリコン膜からなるエミッタ
引出し電極１７が設けられている。上記エミッタ引出し
電極１７を構成する多結晶シリコン膜には、例えばＡｓ
（ヒ素）のようなｎ形不純物が打込みエネルギー８０ｋ
ｅＶ　、ドーズ量１．６×１０１６ｃｍ−２の条件でイ
オン打込みされている。上記エミッタ領域１６は、例え
ば９００℃、１０分の熱処理によりエミッタ引出し電極
１７中の不純物を拡散させることによって真性ベース領
域１５内に自己整合的に形成される。

【００２５】このように、前記コレクタ取出し領域８、
真性ベース領域１５、外部ベース領域１０およびエミッ
タ領域１６により、ｎｐｎ形のエミッタ、ベース自己整
合バイポーラトランジスタＱ１　が形成されている。な
お、実際には、上記バイポーラトランジスタＱ１　を覆
うように、ＳｉＯ２のような絶縁膜からなるパッシベー
ション膜とその上に形成されたＡｌ配線とが存在するが
、これらの図示は省略し、図１にコンタクトホールＣ１
　〜Ｃ３　のみを示す。図中、Ｃ１　はコレクタ取出し
領域８に接続されるコンタクトホール、Ｃ２　はエミッ
タ引出し電極１７に接続されるコンタクトホール、Ｃ３
　はベース引出し電極９に接続されるコンタクトホール
をそれぞれ示している。

【００２６】次に、上記のように構成されたバイポーラ
トランジスタＱ１　の製造方法の一例を説明する。

【００２７】まず、図３に示すように、イオン打込みお
よび熱拡散により半導体基板１中にｎ＋　形の埋込み層
２ａ，２ｂおよびｐ＋　形の埋込み層３ａをそれぞれ形
成した後、半導体基板１上にシリコンのエピタキシャル
層４を形成する。次に、上記エピタキシャル層４中にｎ
形不純物およびｐ形不純物をイオン打込みしてｎ形ウエ
ル５ａ，５ｂおよびｐ形ウエル６ａをそれぞれ形成した
後、例えば選択酸化（ＬＯＣＯＳ）　法によりエピタキ
シャル層４の表面にＳｉＯ２　からなるフィールド絶縁
膜７を形成する。

【００２８】続いて、ｎ形ウエル５ａ中の一部にリンな
どのｎ形不純物を選択的にイオン打込みしてコレクタ取
出し領域８を形成した後、半導体基板１の全面にＳｉＯ
２　からなる絶縁膜１１を設け、上記絶縁膜１１をエッ
チングしてベース、エミッタを形成すべき領域の絶縁膜
１１を除去する。

【００２９】次に、図４に示すように、半導体基板１の
全面にベース引出し電極用の多結晶シリコン膜１８を堆
積した後、上記多結晶シリコン膜１８にＢなどのｐ形不
純物をイオン打込みする。続いて、図５に示すように、
ベース引出し電極を形成すべき領域の外側の上記多結晶
シリコン膜１８をエッチングにより除去する。この際、
オーバーエッチングにより前記絶縁膜１１が消失しない
よう、あらかじめ絶縁膜１１の膜厚を設定しておく必要
がある。次に、図６に示すように、半導体基板１の全面
にＳｉＯ２　からなる絶縁膜１２を堆積する。

【００３０】次に、図７に示すように、上記絶縁膜１２
および多結晶シリコン膜１８のそれぞれの一部をパター
ニングしてエミッタ開孔部１３を形成することによりベ
ース引出し電極９を形成した後、半導体基板１の熱処理
を行い、ベース引出し電極９からの不純物拡散によって
ｎウエル５ａの表面に外部ベース領域１０を自己整合的
に形成する。続いて、図８に示すように、半導体基板１
の全面に堆積したＳｉＯ２　からなる絶縁膜を反応性イ
オンエッチングのような異方性エッチングでパターニン
グしてエミッタ開孔部１３の側壁にサイドウォールスペ
ーサ１４を形成した後、上記サイドウォールスペーサ１
４をマスクとしてエミッタ開孔部１３の底部にＢのよう
なｐ形不純物をイオン打込みすることにより、外部ベー
ス領域１０と接続した真性ベース領域１５を自己整合的
に形成する。

【００３１】次に、半導体基板１の全面にエミッタ引出
し電極用の多結晶シリコン膜を堆積し、上記多結晶シリ
コン膜にＡｓのようなｎ形不純物をイオン打込みした後
、上記多結晶シリコン膜をパターニングしてエミッタ引
出し電極１７を形成する。続いて、半導体基板１を熱処
理してエミッタ引出し電極１７中の不純物を真性ベース
領域１５内に拡散させ、エミッタ領域１６を自己整合的
に形成することにより、前記図１、図２に示すｎｐｎ形
のエミッタ、ベース自己整合バイポーラトランジスタＱ
１　が略完成する。

【００３２】以上の工程からなるエミッタ、ベース自己
整合バイポーラトランジスタＱ１　の製造方法によれば
、下記の作用、効果を得ることができる。

【００３３】（１）．ベース引出し電極用の多結晶シリ
コン膜１８を堆積した後、ベース引出し電極を形成すべ
き領域の外側の上記多結晶シリコン膜１８をエッチング
により除去し、次に、半導体基板１の全面に絶縁膜１２
を堆積した後、上記絶縁膜１２および多結晶シリコン膜
１８にエミッタ開孔部１３を形成することによってベー
ス引出し電極９を形成するようにしたので、上記ベース
引出し電極９の外側の段差の高さが多結晶シリコン膜１
８の膜厚によってのみ規定されるようになる。これによ
り、従来技術のように、ベース引出し電極の外側に多結
晶シリコン膜の膜厚と絶縁膜の膜厚とを足した大きな段
差が生じることはないので、ベース引出し電極に接続さ
れるＡｌ配線の上記段差部上における断線を確実に防止
することができる。

【００３４】（２）．上記多結晶シリコン膜１８のエッ
チングを、ベース引出し電極９を形成すべき領域の外側
のエッチングとエミッタ開孔部１３のエッチングとの二
工程に分けたので、それぞれのエッチング条件を個別に
最適化することができる。これにより、従来技術のよう
に、ベース引出し電極の外側の段差部のエッチング残り
を防止するためのオーバーエッチングによってエミッタ
開孔部の底部に露出したエピタキシャル層の表面が削れ
ることはないので、ベース領域１０，１５を浅く形成す
ることができる。

【００３５】（３）．ベース引出し電極を形成すべき領
域の外側の多結晶シリコン膜１８をエッチングにより除
去した後に絶縁膜１２を堆積するようにしたので、ベー
ス引出し電極９の外側で絶縁膜１２が下層の絶縁膜１１
と重なり、絶縁膜１２に絶縁膜１１と同様の素子保護機
能を持たせることができる。これにより、絶縁膜１１の
膜厚を例えば０．４μｍから０．１μｍまで薄くするこ
とができるので、エピタキシャル層４の表面から絶縁膜
１１までの厚さが低減され、コレクタ取出し領域８に接
続されるコンタクトホールＣ１　のアスペクト比を小さ
くすることができる。

【００３６】（４）．上記（１）　〜（３）　により、
エミッタ、ベース自己整合バイポーラトランジスタの微
細化、高速化を促進することができる。

【００３７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００３８】前記実施例では、ベース引出し電極を多結
晶シリコン膜により構成したが、例えば多結晶シリコン
膜とタングステン（Ｗ）のような高融点金属膜との複合
導電膜、多結晶シリコン膜とタングステンシリサイド（
ＷＳｉ２）のような高融点金属シリサイド膜との複合導
電膜、あるいは上記高融点金属膜または上記高融点金属
シリサイド膜のみにより構成してもよい。

【００３９】前記実施例では、エミッタ、ベース自己整
合バイポーラトランジスタの製造方法について説明した
が、上記エミッタ、ベース自己整合バイポーラトランジ
スタと、ｎチャネル形ＭＩＳＦＥＴおよびｐチャネル形
ＭＩＳＦＥＴから成る相補型ＭＩＳＦＥＴ（ＣＭＯＳ）
とを同一基板上に形成するバイポーラ−ＣＭＯＳ　　Ｌ
ＳＩの製造方法に適用することもできる。

【００４０】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００４１】エミッタ領域およびベース領域のそれぞれ
が自己整合で形成されたバイポーラトランジスタを有す
る半導体集積回路装置の製造方法であって、半導体基板
の全面にベース引出し電極用の導電膜を堆積する工程、
ベース引出し電極を形成すべき領域の外側の前記導電膜
をエッチングにより除去する工程、前記半導体基板の全
面に絶縁膜を堆積する工程、前記絶縁膜および前記導電
膜のそれぞれの一部をパターニングしてエミッタ開孔部
を形成する工程を備えている本発明の製造方法によれば
、エミッタ、ベース自己整合バイポーラトランジスタの
微細化、高速化を促進することができる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部平面図である。

【図２】図１のＩＩ−ＩＩ線における半導体基板の要部
断面図である。

【図３】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。

【図４】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。

【図５】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。

【図６】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。

【図７】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。

【図８】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。

【符号の説明】

１　　半導体基板 ２ａ　　埋込み層 ２ｂ　　埋込み層 ３ａ　　埋込み層 ４　　エピタキシャル層 ５ａ　　ｎ形ウエル ５ｂ　　ｎ形ウエル ６ａ　　ｐ形ウエル ７　　フィールド絶縁膜 ８　　コレクタ取出し領域 ９　　ベース引出し電極 １０　　外部ベース領域 １１　　絶縁膜 １２　　絶縁膜 １３　　エミッタ開孔部 １４　　サイドウォールスペーサ １５　　真正ベース領域 １６　　エミッタ領域 １７　　エミッタ引出し電極 １８　　多結晶シリコン膜 Ｃ１　　　コンタクトホール Ｃ２　　　コンタクトホール Ｃ３　　　コンタクトホール

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　エミッタ領域およびベース領域のそれ
   ぞれが自己整合で形成されたバイポーラトランジスタを
   有する半導体集積回路装置であって、前記バイポーラト
   ランジスタのベース引出し電極の外側の段差の高さが、
   前記ベース引出し電極を構成する導電膜の膜厚によって
   規定されていることを特徴とする半導体集積回路装置。
2. 【請求項２】　　エミッタ領域およびベース領域のそれ
   ぞれが自己整合で形成されたバイポーラトランジスタを
   有する半導体集積回路装置の製造方法であって、半導体
   基板の全面にベース引出し電極用の導電膜を堆積する工
   程、ベース引出し電極を形成すべき領域の外側の前記導
   電膜をエッチングにより除去する工程、前記半導体基板
   の全面に絶縁膜を堆積する工程、前記絶縁膜および前記
   導電膜のそれぞれの一部をパターニングしてエミッタ開
   孔部を形成する工程を備えていることを特徴とする半導
   体集積回路装置の製造方法。
3. 【請求項３】　　前記導電膜は、所定の導電形の多結晶
   シリコン膜または前記多結晶シリコン膜と高融点金属系
   導電膜とを積層した複合導電膜からなることを特徴とす
   る請求項２記載の半導体集積回路装置の製造方法。