JP2000315736A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2000315736A JP2000315736A JP11284236A JP28423699A JP2000315736A JP 2000315736 A JP2000315736 A JP 2000315736A JP 11284236 A JP11284236 A JP 11284236A JP 28423699 A JP28423699 A JP 28423699A JP 2000315736 A JP2000315736 A JP 2000315736A
- Authority
- JP
- Japan
- Prior art keywords
- region
- impurity diffusion
- semiconductor device
- semiconductor
- diffusion region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
- H10P90/19—Preparing inhomogeneous wafers
- H10P90/1904—Preparing vertically inhomogeneous wafers
- H10P90/1906—Preparing SOI wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P36/00—Gettering within semiconductor bodies
- H10P36/03—Gettering within semiconductor bodies within silicon bodies
- H10P36/07—Gettering within semiconductor bodies within silicon bodies of silicon-on-insulator structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/061—Manufacture or treatment using SOI processes together with lateral isolation, e.g. combinations of SOI and shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】小型化し、高いゲッタリング領域を有する高耐
圧の半導体装置とそのの製造方法を提供する。 【解決手段】ＳＯＩ基板２００上の島状に分離されたｎ
形半導体層３にｐチャネルＭＯＳＦＥＴ１０１とｎチャ
ネルＭＯＳＦＥＴ１０２が形成され、これらを取り囲む
ように、高濃度の不純物拡散領域１０を形成する。この
高濃度の不純物拡散領域１０の表面濃度を１×１０18ｃ
ｍ-3から５×１０20ｃｍ-3とすることで、ゲッタリング
効果を有効に働かせる。
圧の半導体装置とそのの製造方法を提供する。 【解決手段】ＳＯＩ基板２００上の島状に分離されたｎ
形半導体層３にｐチャネルＭＯＳＦＥＴ１０１とｎチャ
ネルＭＯＳＦＥＴ１０２が形成され、これらを取り囲む
ように、高濃度の不純物拡散領域１０を形成する。この
高濃度の不純物拡散領域１０の表面濃度を１×１０18ｃ
ｍ-3から５×１０20ｃｍ-3とすることで、ゲッタリング
効果を有効に働かせる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＳＯＩ基板を用
いた半導体装置の製造方法に関する。
いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の製造プロセスでは、製造工
程中に起こる重金属汚染に起因した接合リークやゲート
酸化膜の耐圧劣化が発生する。
程中に起こる重金属汚染に起因した接合リークやゲート
酸化膜の耐圧劣化が発生する。
【０００３】重金属汚染による半導体装置の上記特性劣
化の対策として、いくつかのゲッタリング技術が用いら
れている。通常、ＣＺ引き上げ法により製造されたシリ
コンウエハ内に含まれる酸素の析出を利用した内因性ゲ
ッタリング（イントリンシックゲッタリング）技術が一
般的に用いられている。
化の対策として、いくつかのゲッタリング技術が用いら
れている。通常、ＣＺ引き上げ法により製造されたシリ
コンウエハ内に含まれる酸素の析出を利用した内因性ゲ
ッタリング（イントリンシックゲッタリング）技術が一
般的に用いられている。
【０００４】また、酸素原子は、熱処理により析出し、
微小欠陥や積層欠陥を形成する。これらの欠陥は歪み場
を形成し、重金属不純物原子を固着しやすい特性を有し
ている。素子を形成するウエハ表面の酸素濃度を外方拡
散により低減し、且つ、ウエハ内部には酸素の析出を起
こして、重金属を固着させる手法が、前記の内因性ゲッ
タリングである。
微小欠陥や積層欠陥を形成する。これらの欠陥は歪み場
を形成し、重金属不純物原子を固着しやすい特性を有し
ている。素子を形成するウエハ表面の酸素濃度を外方拡
散により低減し、且つ、ウエハ内部には酸素の析出を起
こして、重金属を固着させる手法が、前記の内因性ゲッ
タリングである。
【０００５】一方、ウエハの裏面に高濃度の不純物拡散
層、多結晶シリコン、ダメージ層などを形成し、この領
域に歪み場を形成して、重金属不純物原子を固着する外
因性ゲッタリング（エクストリンシックゲッタリング）
技術がある。
層、多結晶シリコン、ダメージ層などを形成し、この領
域に歪み場を形成して、重金属不純物原子を固着する外
因性ゲッタリング（エクストリンシックゲッタリング）
技術がある。
【０００６】
【発明が解決しようとする課題】近年、低耐圧の制御回
路と高耐圧の出力回路を１チップ内に形成するパワーＩ
Ｃや高速動作ＬＳＩにおいて、分離面積や寄生効果の低
減に効果があるＳＯＩ基板が利用されている。
路と高耐圧の出力回路を１チップ内に形成するパワーＩ
Ｃや高速動作ＬＳＩにおいて、分離面積や寄生効果の低
減に効果があるＳＯＩ基板が利用されている。
【０００７】ＳＯＩ基板は、半導体基板上に絶縁膜を介
して、半導体層を形成した構造となっている。素子を形
成する半導体層はＳＯＩ基板の製造工程の熱処理によ
り、酸素濃度が５．０×１０17ｃｍ-3以下に減少する
と、第２の半導体層中には酸素の析出は起こらない。従
って、半導体層内には、重金属は固着されない。
して、半導体層を形成した構造となっている。素子を形
成する半導体層はＳＯＩ基板の製造工程の熱処理によ
り、酸素濃度が５．０×１０17ｃｍ-3以下に減少する
と、第２の半導体層中には酸素の析出は起こらない。従
って、半導体層内には、重金属は固着されない。
【０００８】また、絶縁膜が前記半導体層と半導体基板
の間に存在するため、ゲッタリングのための欠陥層や高
濃度の不純物拡散層を形成しても、ＣＺウエハの裏面に
ゲッタリングのための欠陥層や高濃度の不純物拡散層を
形成する程、ゲッタリング効果は得られない。
の間に存在するため、ゲッタリングのための欠陥層や高
濃度の不純物拡散層を形成しても、ＣＺウエハの裏面に
ゲッタリングのための欠陥層や高濃度の不純物拡散層を
形成する程、ゲッタリング効果は得られない。
【０００９】これを解決するために、例えば、特開平１
０−０３２２０９号公報に開示されているように、半導
体層内の重金属をゲッターするためのゲッタリング層を
形成する方法がある。この方法は、半導体層と絶縁層の
間に高濃度の不純物拡散層を介在させて、この不純物拡
散層に重金属を固着させる方法であり、この方法を用い
て、半導体装置の耐圧特性などの電気的特性を向上させ
ることができる。
０−０３２２０９号公報に開示されているように、半導
体層内の重金属をゲッターするためのゲッタリング層を
形成する方法がある。この方法は、半導体層と絶縁層の
間に高濃度の不純物拡散層を介在させて、この不純物拡
散層に重金属を固着させる方法であり、この方法を用い
て、半導体装置の耐圧特性などの電気的特性を向上させ
ることができる。
【００１０】しかし、ＳＯＩ基板に形成した、高耐圧の
半導体装置では、半導体層と絶縁膜とで電界を分担して
いるが、前記の特開平１０−０３２２０９号公報で開示
されている方法では、ゲッタリング効果を持たせている
高濃度の不純物拡散層で空乏層の伸びが止められて、絶
縁膜まで、電界が拡がらない。そのために、高耐圧の半
導体装置を実現することが困難である。
半導体装置では、半導体層と絶縁膜とで電界を分担して
いるが、前記の特開平１０−０３２２０９号公報で開示
されている方法では、ゲッタリング効果を持たせている
高濃度の不純物拡散層で空乏層の伸びが止められて、絶
縁膜まで、電界が拡がらない。そのために、高耐圧の半
導体装置を実現することが困難である。
【００１１】また、特開昭６１−３２４３３号公報で、
半導体層に選択的に欠陥領域をイオン注入で形成して、
ゲッタリング作用を持たせている方法を開示している
が、この方法では、通常、半導体装置の製造で使用して
いないイオン種を半導体層にイオン注入するために、取
扱いが厄介で、また生産性もよくない。また、これらの
イオン種はボロンなどと比べると、ゲッタリング効果が
低い。
半導体層に選択的に欠陥領域をイオン注入で形成して、
ゲッタリング作用を持たせている方法を開示している
が、この方法では、通常、半導体装置の製造で使用して
いないイオン種を半導体層にイオン注入するために、取
扱いが厄介で、また生産性もよくない。また、これらの
イオン種はボロンなどと比べると、ゲッタリング効果が
低い。
【００１２】また、特開昭６３−３８２３５号公報で開
示されている方法では、ゲッタリング効果を持つ不純物
拡散領域の不純物の表面濃度についての具体的な情報が
開示されていない。
示されている方法では、ゲッタリング効果を持つ不純物
拡散領域の不純物の表面濃度についての具体的な情報が
開示されていない。
【００１３】この発明の目的は、前記の課題を解決し
て、半導体チップを小型化できて、高いゲッタリング領
域を有する高耐圧の半導体装置およびその製造方法を提
供することにある。
て、半導体チップを小型化できて、高いゲッタリング領
域を有する高耐圧の半導体装置およびその製造方法を提
供することにある。
【００１４】
【課題を解決するための手段】前記の目的を達成するた
めに、半導体基板上に絶縁膜を介して半導体層を形成し
たＳＯＩ（Ｓｉｌｏｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）基板で、該ＳＯＩ基板の前記半導体層に半導体素子
が形成される半導体装置の製造方法において、半導体素
子が形成される活性領域の回りに、表面濃度が１×１０
18原子／ｃｍ3 以上で５×１０20原子／ｃｍ3 以下の不
純物拡散領域を形成する構成とする。前記不純物拡散領
域を、前記活性領域に隣接する領域もしくは近傍の領域
とするとよい。
めに、半導体基板上に絶縁膜を介して半導体層を形成し
たＳＯＩ（Ｓｉｌｏｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）基板で、該ＳＯＩ基板の前記半導体層に半導体素子
が形成される半導体装置の製造方法において、半導体素
子が形成される活性領域の回りに、表面濃度が１×１０
18原子／ｃｍ3 以上で５×１０20原子／ｃｍ3 以下の不
純物拡散領域を形成する構成とする。前記不純物拡散領
域を、前記活性領域に隣接する領域もしくは近傍の領域
とするとよい。
【００１５】前記の半導体素子がＭＯＳ構造の素子で、
該ＭＯＳ構造の素子のゲート酸化膜を形成する前に、前
記不純物拡散領域に不純物を導入し、前記ＭＯＳ構造の
素子が形成した後の前記不純物拡散領域の表面濃度が、
１×１０18原子／ｃｍ3 以上で５×１０20原子／ｃｍ3
以下となるように製造するとよい。
該ＭＯＳ構造の素子のゲート酸化膜を形成する前に、前
記不純物拡散領域に不純物を導入し、前記ＭＯＳ構造の
素子が形成した後の前記不純物拡散領域の表面濃度が、
１×１０18原子／ｃｍ3 以上で５×１０20原子／ｃｍ3
以下となるように製造するとよい。
【００１６】前記の不純物拡散領域を形成する不純物
が、ボロン、リン、ヒ素およびフッ素うち少なくとも１
つであるとよい。前記の不純物が複数種類混在する場合
には、混在した全ての不純物の表面濃度を１×１０18原
子／ｃｍ3 以上で５×１０20原子／ｃｍ3 以下とすると
よい。
が、ボロン、リン、ヒ素およびフッ素うち少なくとも１
つであるとよい。前記の不純物が複数種類混在する場合
には、混在した全ての不純物の表面濃度を１×１０18原
子／ｃｍ3 以上で５×１０20原子／ｃｍ3 以下とすると
よい。
【００１７】半導体基板上に絶縁膜を介して半導体層を
形成したＳＯＩ（ＳｉｌｏｃｏｎＯｎ Ｉｎｓｕｌａｔ
ｏｒ）基板で、該ＳＯＩ基板の前記半導体層に半導体素
子が形成される半導体装置の製造方法において、分離溝
を形成する領域にあらかじめ不純物拡散領域を形成し、
該不純物拡散領域を貫通して前記分離溝を形成するとよ
い。
形成したＳＯＩ（ＳｉｌｏｃｏｎＯｎ Ｉｎｓｕｌａｔ
ｏｒ）基板で、該ＳＯＩ基板の前記半導体層に半導体素
子が形成される半導体装置の製造方法において、分離溝
を形成する領域にあらかじめ不純物拡散領域を形成し、
該不純物拡散領域を貫通して前記分離溝を形成するとよ
い。
【００１８】前記のように、活性領域の直近にゲッタリ
ング用の不純物拡散領域を設けることで、活性領域内に
導入された重金属不純物などの不純物を効率よくゲッタ
リングできる。また、分離溝を形成する前に、分離溝形
成領域に前記不純物拡散領域を形成することで、不純物
拡散領域が占める無駄な面積を小さくできて、半導体チ
ップの小型化を図ることができる。
ング用の不純物拡散領域を設けることで、活性領域内に
導入された重金属不純物などの不純物を効率よくゲッタ
リングできる。また、分離溝を形成する前に、分離溝形
成領域に前記不純物拡散領域を形成することで、不純物
拡散領域が占める無駄な面積を小さくできて、半導体チ
ップの小型化を図ることができる。
【００１９】
【発明の実施の形態】図１は、この発明の第１実施例の
半導体装置の構成図で、同図（ａ）は要部平面図、同図
（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図で
ある。尚、同図（ａ）は、半導体表面を基準にして描
き、分離領域１００については範囲のみを示した。
半導体装置の構成図で、同図（ａ）は要部平面図、同図
（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図で
ある。尚、同図（ａ）は、半導体表面を基準にして描
き、分離領域１００については範囲のみを示した。
【００２０】図１において、半導体基板１上に絶縁膜２
を介してｎ形半導体層３を形成したＳＯＩ（Ｓｉｌｏｃ
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板２００を用い
て、半導体装置を製作する。さらに、具体的に説明する
と、このＳＯＩ基板２００は、半導体基板１と、予め表
面に絶縁膜２を形成した厚いｎ形半導体層を結合し、こ
の厚いｎ形半導体層を所望の厚さに加工して前記のｎ形
半導体層３とすることで得られる。図では、ｎ形半導体
層３は島状にした後を示す。
を介してｎ形半導体層３を形成したＳＯＩ（Ｓｉｌｏｃ
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板２００を用い
て、半導体装置を製作する。さらに、具体的に説明する
と、このＳＯＩ基板２００は、半導体基板１と、予め表
面に絶縁膜２を形成した厚いｎ形半導体層を結合し、こ
の厚いｎ形半導体層を所望の厚さに加工して前記のｎ形
半導体層３とすることで得られる。図では、ｎ形半導体
層３は島状にした後を示す。
【００２１】ｎ形半導体層３は絶縁膜５と充填層６で複
数の島に分離され、この島状に分離されたｎ形半導体層
３の表面層にｎウエル領域２２とｐウエル領域２３を形
成し、ｎウエル領域２２にはｐソース領域２６ａとｐド
レイン領域２６ｂとゲート酸化膜２５ａを介してゲート
電極２４ａが形成される。ｐウエル領域２３にはｎソー
ス領域２７ａとｎドレイン領域２７ｂとゲート酸化膜２
５ｂを介してゲート電極２４ｂが形成される。ｐソース
領域２６ａ、ｐドレイン領域２６ｂ、ｎソース領域２７
ａおよびｎドレイン領域２７ｂ上に、ソース電極９ａ、
９ｃ、ドレイン電極９ｂ、９ｄが形成されて、ｐチャネ
ルＭＯＳＦＥＴ１０１とｎチャネルＭＯＳＦＥＴ１０２
が形成される。これらのｎウエル領域２２とｐウエル領
域２３から所定の距離を離して、且つ、これらのウエル
領域２２、２３を取り囲むように、高濃度の不純物拡散
領域１０を形成する。これらのＭＯＳＦＥＴ１０１、１
０２の耐圧構造部に厚い酸化膜７が形成され、その上に
層間絶縁膜８が形成される。前記の島状に分離する絶縁
膜５と充填層６が分離領域１００となる。
数の島に分離され、この島状に分離されたｎ形半導体層
３の表面層にｎウエル領域２２とｐウエル領域２３を形
成し、ｎウエル領域２２にはｐソース領域２６ａとｐド
レイン領域２６ｂとゲート酸化膜２５ａを介してゲート
電極２４ａが形成される。ｐウエル領域２３にはｎソー
ス領域２７ａとｎドレイン領域２７ｂとゲート酸化膜２
５ｂを介してゲート電極２４ｂが形成される。ｐソース
領域２６ａ、ｐドレイン領域２６ｂ、ｎソース領域２７
ａおよびｎドレイン領域２７ｂ上に、ソース電極９ａ、
９ｃ、ドレイン電極９ｂ、９ｄが形成されて、ｐチャネ
ルＭＯＳＦＥＴ１０１とｎチャネルＭＯＳＦＥＴ１０２
が形成される。これらのｎウエル領域２２とｐウエル領
域２３から所定の距離を離して、且つ、これらのウエル
領域２２、２３を取り囲むように、高濃度の不純物拡散
領域１０を形成する。これらのＭＯＳＦＥＴ１０１、１
０２の耐圧構造部に厚い酸化膜７が形成され、その上に
層間絶縁膜８が形成される。前記の島状に分離する絶縁
膜５と充填層６が分離領域１００となる。
【００２２】前記の高濃度の不純物拡散領域１０をｐ形
不純物であるボロンで形成し、その表面濃度を１×１０
18ｃｍ-3から５×１０20ｃｍ-3とし、拡散深さは４μｍ
程度とする。ゲッタリング効果を有効に働かせるには、
この表面濃度は、ゲート酸化膜２５ａ、２５ｂを形成す
る以前に形成される拡散領域（ｎウエル領域２２やｐウ
エル領域２３）の濃度（通常は３×１０18ｃｍ-3未満で
ある）より高くする必要があり、そのため、表面濃度の
下限値を１×１０18ｃｍ-3とした。また、この表面濃度
が５×１０20ｃｍ-3以上ではゲッタリング効果が飽和す
るために、上限値を５×１０20ｃｍ-3とした。
不純物であるボロンで形成し、その表面濃度を１×１０
18ｃｍ-3から５×１０20ｃｍ-3とし、拡散深さは４μｍ
程度とする。ゲッタリング効果を有効に働かせるには、
この表面濃度は、ゲート酸化膜２５ａ、２５ｂを形成す
る以前に形成される拡散領域（ｎウエル領域２２やｐウ
エル領域２３）の濃度（通常は３×１０18ｃｍ-3未満で
ある）より高くする必要があり、そのため、表面濃度の
下限値を１×１０18ｃｍ-3とした。また、この表面濃度
が５×１０20ｃｍ-3以上ではゲッタリング効果が飽和す
るために、上限値を５×１０20ｃｍ-3とした。
【００２３】高濃度の不純物拡散領域１０の不純物原子
は前記のボロンの他に、リン、ヒ素およびフッ素の原子
を単独もしくは複合で用いても構わない。複合して用い
た場合も、複合の不純物拡散領域の表面濃度を１×１０
18ｃｍ-3から５×１０20ｃｍ -3とすることで、前記と同
様の効果が期待できる。
は前記のボロンの他に、リン、ヒ素およびフッ素の原子
を単独もしくは複合で用いても構わない。複合して用い
た場合も、複合の不純物拡散領域の表面濃度を１×１０
18ｃｍ-3から５×１０20ｃｍ -3とすることで、前記と同
様の効果が期待できる。
【００２４】このように、表面濃度を１×１０18ｃｍ-3
から５×１０20ｃｍ-3の範囲を設定することで、半導体
装置のゲート耐圧を確保し、ソース・ドレイン間の耐圧
を高耐圧化することができる。
から５×１０20ｃｍ-3の範囲を設定することで、半導体
装置のゲート耐圧を確保し、ソース・ドレイン間の耐圧
を高耐圧化することができる。
【００２５】図２は、図１の素子構造で、高濃度の不純
物拡散領域の表面濃度と良品率の関係を示す。高濃度の
不純物拡散領域１０の不純物原子にボロンを用いた例を
示す。また、この良品率はゲート耐圧とソース・ドレイ
ン間の耐圧とを含んだ、合計の良品率である。表面濃度
が１×１０18ｃｍ-3以上とすることで、良品率を６０％
以上とすることができる。
物拡散領域の表面濃度と良品率の関係を示す。高濃度の
不純物拡散領域１０の不純物原子にボロンを用いた例を
示す。また、この良品率はゲート耐圧とソース・ドレイ
ン間の耐圧とを含んだ、合計の良品率である。表面濃度
が１×１０18ｃｍ-3以上とすることで、良品率を６０％
以上とすることができる。
【００２６】図３は、この発明の第２実施例の半導体装
置における要部断面図である。図１との違いは、図１の
絶縁膜による分離領域１００が形成されていない点であ
る。この実施例では素子分離には接合分離を用いてい
る。この場合も図１と同様の効果が得られる。
置における要部断面図である。図１との違いは、図１の
絶縁膜による分離領域１００が形成されていない点であ
る。この実施例では素子分離には接合分離を用いてい
る。この場合も図１と同様の効果が得られる。
【００２７】図４から図１６は、この発明の第３実施例
で、図１の半導体装置における製造方法について、工程
順に示した製造工程断面図である。まず、厚さ、６３０
μｍ程度の半導体基板１上に厚さ１〜３μｍの絶縁膜２
を介して、厚さ５〜１０μｍの半導体層３が形成された
ＳＯＩ基板を形成する（図４）。
で、図１の半導体装置における製造方法について、工程
順に示した製造工程断面図である。まず、厚さ、６３０
μｍ程度の半導体基板１上に厚さ１〜３μｍの絶縁膜２
を介して、厚さ５〜１０μｍの半導体層３が形成された
ＳＯＩ基板を形成する（図４）。
【００２８】このＳＯＩ基板に、厚さ１μｍ程度のエッ
チングマスク材２１を形成する（図５）。
チングマスク材２１を形成する（図５）。
【００２９】つぎに、レジストパターニング・エッチン
グ（レジストをフォトリソグラフィーでパターニングと
エッチングすること）により分離溝形成領域４ａのエッ
チングマスク材２１を開口する。エッチングマスク材２
１には熱酸化膜膜を用い、エッチングマスク材２１の開
口幅は１〜２μｍである（図６）。
グ（レジストをフォトリソグラフィーでパターニングと
エッチングすること）により分離溝形成領域４ａのエッ
チングマスク材２１を開口する。エッチングマスク材２
１には熱酸化膜膜を用い、エッチングマスク材２１の開
口幅は１〜２μｍである（図６）。
【００３０】エッチングマスク材２１をマスクとして、
半導体層３表面から絶縁膜２に達する分離溝４を形成す
る（図７）。
半導体層３表面から絶縁膜２に達する分離溝４を形成す
る（図７）。
【００３１】その後、エッチングマスク材２１を除去し
た後、分離溝４の側壁および半導体層３に、絶縁膜５を
形成する。このとき、絶縁膜５の膜厚は０．５〜１．０
μｍである（図８）。
た後、分離溝４の側壁および半導体層３に、絶縁膜５を
形成する。このとき、絶縁膜５の膜厚は０．５〜１．０
μｍである（図８）。
【００３２】さらに分離溝４に充填層６を埋め込む。こ
の充填層６には多結晶シリコンを用いた（図９）。
の充填層６には多結晶シリコンを用いた（図９）。
【００３３】分離領域１００以外の領域の絶縁膜５を除
去した後、ｐチャネルＭＯＳＦＥＴの形成領域１０１
ａ、ｎチャネルＭＯＳＦＥＴの形成領域１０２ａに、そ
れぞれ、ｎウエル領域２２、ｐウエル領域２３を形成す
る（図１０）。
去した後、ｐチャネルＭＯＳＦＥＴの形成領域１０１
ａ、ｎチャネルＭＯＳＦＥＴの形成領域１０２ａに、そ
れぞれ、ｎウエル領域２２、ｐウエル領域２３を形成す
る（図１０）。
【００３４】続いて、分離領域１００とｐチャネルＭＯ
ＳＦＥＴの形成領域１０１ａ、ｎチャネルＭＯＳＦＥＴ
の形成領域の間の領域に、高濃度の不純物拡散領域１０
を形成する。この不純物拡散領域１０の拡散不純物とし
てボロンを用い、加速電圧８０ｋｅＶ、注入量５．０×
１０15ｃｍ-2でイオン注入で形成する。この条件で形成
される高濃度の不純物拡散領域１０の表面濃度は、２．
５×１０19ｃｍ-3である。この表面濃度は一例であり、
本発明では、この不純物拡散領域１０の表面濃度を１×
１０18〜５×１０20ｃｍ-3となるように、注入量を選定
する（図１１）。
ＳＦＥＴの形成領域１０１ａ、ｎチャネルＭＯＳＦＥＴ
の形成領域の間の領域に、高濃度の不純物拡散領域１０
を形成する。この不純物拡散領域１０の拡散不純物とし
てボロンを用い、加速電圧８０ｋｅＶ、注入量５．０×
１０15ｃｍ-2でイオン注入で形成する。この条件で形成
される高濃度の不純物拡散領域１０の表面濃度は、２．
５×１０19ｃｍ-3である。この表面濃度は一例であり、
本発明では、この不純物拡散領域１０の表面濃度を１×
１０18〜５×１０20ｃｍ-3となるように、注入量を選定
する（図１１）。
【００３５】さらに、ｐチャネルＭＯＳＦＥＴの形成領
域１０１ａ、ｎチャネルＭＯＳＦＥＴの形成領域１０２
ａ以外に選択的に絶縁膜７を形成する。この絶縁膜７は
熱酸化で形成されたＬＯＣＯＳ酸化膜であり、膜厚は
０．５〜１．０μｍである。不純物拡散層１０は、この
絶縁膜７の下に埋め込まれる。また、この絶縁膜７を形
成する時の酸化温度により、分離領域１００で囲まれた
領域内の半導体層３に分布するＦｅ、Ｃｒなどの重金属
は高濃度の不純物拡散領域１０に集まり、半導体層３に
混入しているこれらの重金属の濃度は低下する（図１
２）。この状態でゲート酸化膜２５ａ、２５ｂおよびゲ
ート電極２４ａ、２４ｂを形成する（図１３）。
域１０１ａ、ｎチャネルＭＯＳＦＥＴの形成領域１０２
ａ以外に選択的に絶縁膜７を形成する。この絶縁膜７は
熱酸化で形成されたＬＯＣＯＳ酸化膜であり、膜厚は
０．５〜１．０μｍである。不純物拡散層１０は、この
絶縁膜７の下に埋め込まれる。また、この絶縁膜７を形
成する時の酸化温度により、分離領域１００で囲まれた
領域内の半導体層３に分布するＦｅ、Ｃｒなどの重金属
は高濃度の不純物拡散領域１０に集まり、半導体層３に
混入しているこれらの重金属の濃度は低下する（図１
２）。この状態でゲート酸化膜２５ａ、２５ｂおよびゲ
ート電極２４ａ、２４ｂを形成する（図１３）。
【００３６】これ以降は、通常のＭＯＳＦＥＴを製造す
るプロセスでｐソース領域２６ａとｐドレイン領域２６
ｂを形成し、ｎソース領域２７ａとｎドレイン領域２７
ｂを形成し（図１４）、層間絶縁膜８を形成し（図１
５）、ソース電極２６ａ、２７ａ、ドレイン電極２６
ｂ、２７ｂとなる金属電極９を形成する（図１６）。こ
の図１６は図１と同じである。
るプロセスでｐソース領域２６ａとｐドレイン領域２６
ｂを形成し、ｎソース領域２７ａとｎドレイン領域２７
ｂを形成し（図１４）、層間絶縁膜８を形成し（図１
５）、ソース電極２６ａ、２７ａ、ドレイン電極２６
ｂ、２７ｂとなる金属電極９を形成する（図１６）。こ
の図１６は図１と同じである。
【００３７】この第３実施例では、高濃度の不純物拡散
領域１０をボロンで形成しているが、リン、ヒ素および
フッ素で形成してもよい。また、その場合、これらの原
子を単独で形成しても、複数個混在させて形成してもよ
い。いずれの場合も、この不純物拡散領域１０の表面濃
度を１×１０18ｃｍ-3〜５×１０20ｃｍ-3の範囲になる
ように、イオン注入量を選定する。
領域１０をボロンで形成しているが、リン、ヒ素および
フッ素で形成してもよい。また、その場合、これらの原
子を単独で形成しても、複数個混在させて形成してもよ
い。いずれの場合も、この不純物拡散領域１０の表面濃
度を１×１０18ｃｍ-3〜５×１０20ｃｍ-3の範囲になる
ように、イオン注入量を選定する。
【００３８】前記のようにすることで、高いゲッタリン
グ効果が得られ、図２に示すように、耐圧の良品率が、
例えば６０％以上に向上する。また、イオン種に、ＭＯ
ＳＦＥＴを形成する場合に用いられる通常のイオン種の
ため、通常の製造プロセスで、通常使用する製造設備で
この不純物拡散領域１０を形成できる。
グ効果が得られ、図２に示すように、耐圧の良品率が、
例えば６０％以上に向上する。また、イオン種に、ＭＯ
ＳＦＥＴを形成する場合に用いられる通常のイオン種の
ため、通常の製造プロセスで、通常使用する製造設備で
この不純物拡散領域１０を形成できる。
【００３９】図１７は、この発明の第４実施例の半導体
装置の構成図で、同図（ａ）は要部平面図、同図（ｂ）
は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。
尚、同図（ａ）は、半導体表面を基準にして描き、分離
領域１００については範囲のみを示した。
装置の構成図で、同図（ａ）は要部平面図、同図（ｂ）
は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。
尚、同図（ａ）は、半導体表面を基準にして描き、分離
領域１００については範囲のみを示した。
【００４０】図１７と図１との違いは、高濃度の不純物
拡散領域１０を貫通して分離領域１００が形成されてい
る点である。この高濃度の不純物拡散領域１０は分離領
域１００より広い領域である。図１７では、分離領域１
００の両側に高濃度の不純物拡散領域１０が形成されて
いるが、片側でもよく、また、分離領域１００内の領域
に形成して、最終的には、分離領域１００を形成すると
き、除去されても構わない。
拡散領域１０を貫通して分離領域１００が形成されてい
る点である。この高濃度の不純物拡散領域１０は分離領
域１００より広い領域である。図１７では、分離領域１
００の両側に高濃度の不純物拡散領域１０が形成されて
いるが、片側でもよく、また、分離領域１００内の領域
に形成して、最終的には、分離領域１００を形成すると
き、除去されても構わない。
【００４１】図１８から図３０は、この発明の第５実施
例で、図１７の半導体装置における製造方法について、
工程順に示した製造工程断面図である。
例で、図１７の半導体装置における製造方法について、
工程順に示した製造工程断面図である。
【００４２】厚さ約６３０μｍの半導体基板１上に厚さ
１〜３μｍの第１の絶縁層２を介してｎ形半導体層３が
厚さ５〜１０μｍで形成されたＳＯＩ基板に厚さ２０ｎ
ｍ〜４０ｎｍのバッファ酸化膜３０（スクリーン酸化膜
ともいう）を熱酸化法により形成し、ｐチャネルＭＯＳ
ＦＥＴを形成する領域１０１ａ、ｎチャネルＭＯＳＦＥ
Ｔを形成する領域１０１ａにそれぞれｎウエル領域２
２、ｐウエル領域２３を、それぞれフォトリソグラフ技
術を用いて選択的にイオン注入した後、熱処理を施し形
成する（図１８）。
１〜３μｍの第１の絶縁層２を介してｎ形半導体層３が
厚さ５〜１０μｍで形成されたＳＯＩ基板に厚さ２０ｎ
ｍ〜４０ｎｍのバッファ酸化膜３０（スクリーン酸化膜
ともいう）を熱酸化法により形成し、ｐチャネルＭＯＳ
ＦＥＴを形成する領域１０１ａ、ｎチャネルＭＯＳＦＥ
Ｔを形成する領域１０１ａにそれぞれｎウエル領域２
２、ｐウエル領域２３を、それぞれフォトリソグラフ技
術を用いて選択的にイオン注入した後、熱処理を施し形
成する（図１８）。
【００４３】続いて、分離溝を形成する分離領域１００
より広い領域に選択的に高濃度の不純物拡散領域１０を
形成する（図１９）。この実施例では、拡散不純物とし
てボロンを用い、加速電圧８０ｋｅＶ、注入量５．０×
１０15ｃｍ-2でイオン注入で形成した。また、イオン注
入後、１１００℃、２時間の熱処理を行った。この条件
で形成される高濃度の不純物拡散領域１０の表面濃度
は、その後の製造プロセスを経た最終段階で、２．５×
１０19ｃｍ-2である。
より広い領域に選択的に高濃度の不純物拡散領域１０を
形成する（図１９）。この実施例では、拡散不純物とし
てボロンを用い、加速電圧８０ｋｅＶ、注入量５．０×
１０15ｃｍ-2でイオン注入で形成した。また、イオン注
入後、１１００℃、２時間の熱処理を行った。この条件
で形成される高濃度の不純物拡散領域１０の表面濃度
は、その後の製造プロセスを経た最終段階で、２．５×
１０19ｃｍ-2である。
【００４４】続いて、バッファ酸化膜３０を除去した
後、選択酸化法により、絶縁膜７を形成した後、ｐチャ
ネルＭＯＳＦＥＴを形成する領域１０１ａ、ｎチャネル
ＭＯＳＦＥＴを形成する領域１０２ａにゲート酸化膜２
５ａ、２５ｂとゲート電極２４ａ２４ｂを形成する。さ
らに、ｎウエル領域２２の表面層にｐソース領域２６ａ
とｎドレイン領域２６ｂを形成し、ｐウエル領域２３の
表面層にｎソース領域２７ａとｎドレイン領域２７ｂを
形成する（図２０）。
後、選択酸化法により、絶縁膜７を形成した後、ｐチャ
ネルＭＯＳＦＥＴを形成する領域１０１ａ、ｎチャネル
ＭＯＳＦＥＴを形成する領域１０２ａにゲート酸化膜２
５ａ、２５ｂとゲート電極２４ａ２４ｂを形成する。さ
らに、ｎウエル領域２２の表面層にｐソース領域２６ａ
とｎドレイン領域２６ｂを形成し、ｐウエル領域２３の
表面層にｎソース領域２７ａとｎドレイン領域２７ｂを
形成する（図２０）。
【００４５】続いて、層間絶縁膜８ａ、エッチングスト
ップ膜３１およびエッチングマスク膜３２を形成する
（図２１）。層間絶縁膜８ａは化学気相成長法により形
成された酸化シリコン膜で、膜厚は０．１〜０．５μｍ
である。エッチングストップ膜３１は化学気相成長法に
より形成された窒化シリコン膜または多結晶シリコン膜
であり、膜厚は０．１〜０．５μｍである。エッチング
マスク膜３２は化学気相成長法により形成した酸化シリ
コン膜で、膜厚は１〜２μｍである。
ップ膜３１およびエッチングマスク膜３２を形成する
（図２１）。層間絶縁膜８ａは化学気相成長法により形
成された酸化シリコン膜で、膜厚は０．１〜０．５μｍ
である。エッチングストップ膜３１は化学気相成長法に
より形成された窒化シリコン膜または多結晶シリコン膜
であり、膜厚は０．１〜０．５μｍである。エッチング
マスク膜３２は化学気相成長法により形成した酸化シリ
コン膜で、膜厚は１〜２μｍである。
【００４６】高濃度の不純物拡散領域１０内の上部の層
間絶縁膜８ａ、エッチングストップ膜３１およびエッチ
ングマスク膜３２をフォトリソグラフ技術を用いて選択
的に開口し開口部４ａを形成した後（図２２）、エッチ
ングマスク膜３２をマスクとして絶縁膜２に到達する分
離溝４を異方性エッチングにより形成する（図２３）。
分離溝17の開口幅は１〜３μｍである。
間絶縁膜８ａ、エッチングストップ膜３１およびエッチ
ングマスク膜３２をフォトリソグラフ技術を用いて選択
的に開口し開口部４ａを形成した後（図２２）、エッチ
ングマスク膜３２をマスクとして絶縁膜２に到達する分
離溝４を異方性エッチングにより形成する（図２３）。
分離溝17の開口幅は１〜３μｍである。
【００４７】続いて、エッチングマスク膜３２を、希釈
した弗化水素酸溶液またはドライエッチングプロセスに
より、完全に除去する。除去の終点はエッチングストッ
プ膜３１で規定される（図２４）。
した弗化水素酸溶液またはドライエッチングプロセスに
より、完全に除去する。除去の終点はエッチングストッ
プ膜３１で規定される（図２４）。
【００４８】続いて、この分離溝４の内部に絶縁膜５を
形成した後、充填層６によりこの分離溝４内を充填する
（図２５）。絶縁膜５は化学気相成長法により形成した
酸化シリコン膜であり、膜厚は０．４〜１．０μｍであ
る。充填層６は化学気相成長法により形成した多結晶シ
リコンをであり、膜厚は０．５〜１．０μｍである。こ
のとき、分離溝４の幅と絶縁膜５の膜厚を最適化すれ
ば、絶縁膜５のみでこの分離溝４の内部を完全に充填す
ることができる。
形成した後、充填層６によりこの分離溝４内を充填する
（図２５）。絶縁膜５は化学気相成長法により形成した
酸化シリコン膜であり、膜厚は０．４〜１．０μｍであ
る。充填層６は化学気相成長法により形成した多結晶シ
リコンをであり、膜厚は０．５〜１．０μｍである。こ
のとき、分離溝４の幅と絶縁膜５の膜厚を最適化すれ
ば、絶縁膜５のみでこの分離溝４の内部を完全に充填す
ることができる。
【００４９】続いて、表面に付着した充填層４をドライ
エッチングプロセスを用いて除去した後、絶縁膜５をエ
ッチングストップ膜３１が露出するまで、希釈した弗化
水素酸溶液またはドライエッチングプロセスにより除去
する（図２６）。
エッチングプロセスを用いて除去した後、絶縁膜５をエ
ッチングストップ膜３１が露出するまで、希釈した弗化
水素酸溶液またはドライエッチングプロセスにより除去
する（図２６）。
【００５０】続いて、エッチングストップ膜３１をドラ
イエッチング法により除去し、層間絶縁膜８ａを露出さ
せ、充填層６の表面高さを層間絶縁膜８ａ表面高さと同
一になるように、充填層６の凸部を除去して平坦化し
（図２７）、続いて、この層間絶縁膜８ａ上、絶縁膜５
上および充填層６上に、層間絶縁膜８を形成する（図２
８）。
イエッチング法により除去し、層間絶縁膜８ａを露出さ
せ、充填層６の表面高さを層間絶縁膜８ａ表面高さと同
一になるように、充填層６の凸部を除去して平坦化し
（図２７）、続いて、この層間絶縁膜８ａ上、絶縁膜５
上および充填層６上に、層間絶縁膜８を形成する（図２
８）。
【００５１】その後は、通常の半導体装置の製造プロセ
スと同様に、ｐチャネルＭＯＳＦＥＴ、ｎチャネルＭＯ
ＳＦＥＴのｐソース領域２６ａ、ｐドレイン領域２６ｂ
およびｎソース領域２７ａ、ｎドレイン領域２７ｂに到
達するコンタクト孔３３を形成し（図２９）、金属膜で
ソース電極９ａ、９ｃおよびドレイン電極９ｂ、９ｄを
形成する（図３０）。
スと同様に、ｐチャネルＭＯＳＦＥＴ、ｎチャネルＭＯ
ＳＦＥＴのｐソース領域２６ａ、ｐドレイン領域２６ｂ
およびｎソース領域２７ａ、ｎドレイン領域２７ｂに到
達するコンタクト孔３３を形成し（図２９）、金属膜で
ソース電極９ａ、９ｃおよびドレイン電極９ｂ、９ｄを
形成する（図３０）。
【００５２】この実施例では、ｐチャネルＭＯＳＦＥＴ
１０１、ｎチャネルＭＯＳＦＥＴ１０２の例を用いて説
明したが、その他の構成素子としてバイポーラトランジ
スタ，ダイオードおよび高耐圧ＭＯＳＦＥＴであって
も、高濃度の不純物拡散領域１０や分離領域１００の構
成およびそれらの製造方法は同様である。
１０１、ｎチャネルＭＯＳＦＥＴ１０２の例を用いて説
明したが、その他の構成素子としてバイポーラトランジ
スタ，ダイオードおよび高耐圧ＭＯＳＦＥＴであって
も、高濃度の不純物拡散領域１０や分離領域１００の構
成およびそれらの製造方法は同様である。
【００５３】また、前記の第４実施例の半導体装置で
は、ｎ形半導体層３の表面層に、分離領域１００の分離
溝４を形成する前に、事前に高濃度の不純物拡散領域１
０を形成することにより、ゲート酸化膜２５ａ、ｂおよ
びソース領域、ドレイン領域を形成する拡散接合の電気
的特性を改善し、良品率・信頼性を向上できる。またそ
の他に以下の効果が得られる。 （１）重金属を固着するゲッタリング層である前記高濃
度の不純物拡散領域１０と、素子間を分離する分離領域
である分離溝４を重複させることにより、半導体装置の
小型化が可能である。 （２）重金属汚染により劣化するゲート酸化膜２５ａ、
ｂおよび拡散接合の形成工程前に高濃度の不純物拡散領
域１０を形成し、この高濃度の純物拡散領域１０を形成
した後、分離溝４を形成するため、重金属の十分なゲッ
タリングが可能である。
は、ｎ形半導体層３の表面層に、分離領域１００の分離
溝４を形成する前に、事前に高濃度の不純物拡散領域１
０を形成することにより、ゲート酸化膜２５ａ、ｂおよ
びソース領域、ドレイン領域を形成する拡散接合の電気
的特性を改善し、良品率・信頼性を向上できる。またそ
の他に以下の効果が得られる。 （１）重金属を固着するゲッタリング層である前記高濃
度の不純物拡散領域１０と、素子間を分離する分離領域
である分離溝４を重複させることにより、半導体装置の
小型化が可能である。 （２）重金属汚染により劣化するゲート酸化膜２５ａ、
ｂおよび拡散接合の形成工程前に高濃度の不純物拡散領
域１０を形成し、この高濃度の純物拡散領域１０を形成
した後、分離溝４を形成するため、重金属の十分なゲッ
タリングが可能である。
【００５４】例として、半導体装置の小型化を簡単に一
次元で考える。分離溝で規定されるｎ形半導体層３に対
し十分なゲッタリングが得られる高濃度の不純物拡散領
域１０の実効的な幅を５μｍ，分離溝幅を２μｍとする
と、高濃度の不純物拡散領域１０と分離溝４で必要とな
る領域の幅は分離溝４で規定された領域の片側で７μ
ｍ，両側で１４μｍである。本発明の場合５μｍの幅で
高濃度の不純物拡散領域１０と分離溝４が形成できるの
で、分離溝４で規定されて領域の片側で２μｍ低減でき
る。例えば、半導体装置が、５０個の分離領域で構成さ
れる場合、２μｍ×２（両側）×５０（分離領域）＝２
００μｍの小型化が可能である。
次元で考える。分離溝で規定されるｎ形半導体層３に対
し十分なゲッタリングが得られる高濃度の不純物拡散領
域１０の実効的な幅を５μｍ，分離溝幅を２μｍとする
と、高濃度の不純物拡散領域１０と分離溝４で必要とな
る領域の幅は分離溝４で規定された領域の片側で７μ
ｍ，両側で１４μｍである。本発明の場合５μｍの幅で
高濃度の不純物拡散領域１０と分離溝４が形成できるの
で、分離溝４で規定されて領域の片側で２μｍ低減でき
る。例えば、半導体装置が、５０個の分離領域で構成さ
れる場合、２μｍ×２（両側）×５０（分離領域）＝２
００μｍの小型化が可能である。
【００５５】
【発明の効果】この発明によれば、前記の高濃度の不純
物拡散領域の表面濃度を１×１０18ｃｍ-3〜５×１０20
ｃｍ-3の範囲で、ゲート酸化膜を形成する前に形成し、
この不純物拡散領域を形成する不純物をボロン、リン、
ヒ素およびフッ素の少なくとも一つとすることで、半導
体装置のゲート耐圧およびソース・ドレイン間の耐圧を
向上させることができて、その結果、これらの良品率を
向上させることができる。
物拡散領域の表面濃度を１×１０18ｃｍ-3〜５×１０20
ｃｍ-3の範囲で、ゲート酸化膜を形成する前に形成し、
この不純物拡散領域を形成する不純物をボロン、リン、
ヒ素およびフッ素の少なくとも一つとすることで、半導
体装置のゲート耐圧およびソース・ドレイン間の耐圧を
向上させることができて、その結果、これらの良品率を
向上させることができる。
【００５６】また、半導体層表面の分離溝形成領域に事
前に高濃度の不純物拡散領域を形成しすることにより、
さらに、半導体装置のゲート耐圧およびソース・ドレイ
ン間の耐圧を向上させることができて、その結果、これ
らの良品率を向上させることができる。
前に高濃度の不純物拡散領域を形成しすることにより、
さらに、半導体装置のゲート耐圧およびソース・ドレイ
ン間の耐圧を向上させることができて、その結果、これ
らの良品率を向上させることができる。
【００５７】また、不純物拡散領域と素子間を分離する
分離溝を重複させることにより、半導体装置の小型化が
可能となり、また、ゲッタリング効果をさらに高めるこ
とができる。
分離溝を重複させることにより、半導体装置の小型化が
可能となり、また、ゲッタリング効果をさらに高めるこ
とができる。
【図１】この発明の第１実施例の半導体装置の構成図
で、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で
切断した要部断面図
で、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で
切断した要部断面図
【図２】図１の素子構造で、高濃度の不純物拡散領域の
表面濃度と良品率の関係を示す図
表面濃度と良品率の関係を示す図
【図３】この発明の第２実施例の半導体装置における要
部断面図
部断面図
【図４】この発明の第３実施例で、半導体装置の製造工
程断面図
程断面図
【図５】図４に続く、この発明の第３実施例で、半導体
装置の製造工程断面図
装置の製造工程断面図
【図６】図５に続く、この発明の第３実施例で、半導体
装置の製造工程断面図
装置の製造工程断面図
【図７】図６に続く、この発明の第３実施例で、半導体
装置の製造工程断面図
装置の製造工程断面図
【図８】図７に続く、この発明の第３実施例で、半導体
装置の製造工程断面図
装置の製造工程断面図
【図９】図８に続く、この発明の第３実施例で、半導体
装置の製造工程断面図
装置の製造工程断面図
【図１０】図９に続く、この発明の第３実施例で、半導
体装置の製造工程断面図
体装置の製造工程断面図
【図１１】図１０に続く、この発明の第３実施例で、半
導体装置の製造工程断面図
導体装置の製造工程断面図
【図１２】図１１に続く、この発明の第３実施例で、半
導体装置の製造工程断面図
導体装置の製造工程断面図
【図１３】図１２に続く、この発明の第３実施例で、半
導体装置の製造工程断面図
導体装置の製造工程断面図
【図１４】図１３に続く、この発明の第３実施例で、半
導体装置の製造工程断面図
導体装置の製造工程断面図
【図１５】図１４に続く、この発明の第３実施例で、半
導体装置の製造工程断面図
導体装置の製造工程断面図
【図１６】図１５に続く、この発明の第３実施例で、半
導体装置の製造工程断面図
導体装置の製造工程断面図
【図１７】この発明の第４実施例の半導体装置の構成図
で、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で
切断した要部断面図
で、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で
切断した要部断面図
【図１８】この発明の第５実施例で、半導体装置の製造
工程断面図
工程断面図
【図１９】図１８に続く、この発明の第５実施例で、半
導体装置の製造工程断面図
導体装置の製造工程断面図
【図２０】図１９に続く、この発明の第５実施例で、半
導体装置の製造工程断面図
導体装置の製造工程断面図
【図２１】図２０に続く、この発明の第５実施例で、半
導体装置の製造工程断面図
導体装置の製造工程断面図
【図２２】図２１に続く、この発明の第５実施例で、半
導体装置の製造工程断面図
導体装置の製造工程断面図
【図２３】図２２に続く、この発明の第５実施例で、半
導体装置の製造工程断面図
導体装置の製造工程断面図
【図２４】図２３に続く、この発明の第５実施例で、半
導体装置の製造工程断面図
導体装置の製造工程断面図
【図２５】図２４に続く、この発明の第５実施例で、半
導体装置の製造工程断面図
導体装置の製造工程断面図
【図２６】図２５に続く、この発明の第５実施例で、半
導体装置の製造工程断面図
導体装置の製造工程断面図
【図２７】図２６に続く、この発明の第５実施例で、半
導体装置の製造工程断面図
導体装置の製造工程断面図
【図２８】図２７に続く、この発明の第５実施例で、半
導体装置の製造工程断面図
導体装置の製造工程断面図
【図２９】図２８に続く、この発明の第５実施例で、半
導体装置の製造工程断面図
導体装置の製造工程断面図
【図３０】図２９に続く、この発明の第５実施例で、半
導体装置の製造工程断面図
導体装置の製造工程断面図
１ 半導体基板 ２ 絶縁膜 ３ ｎ形半導体層 ４ 分離溝 ４ａ 開口部 ５ 絶縁膜 ６ 充填層 ７ 絶縁膜 ８ 層間絶縁膜 ８ａ 層間絶縁膜 ９ａ、９ｃ ソース電極 ９ｂ、９ｄ ドレイン電極 １０ 高濃度の不純物拡散領域 ２１ エッチングマスク材 ２２ ｎウエル領域 ２３ ｐウエル領域 ２４ａ、２４ｂ ゲート電極 ２５ａ、２５ｂ ゲート酸化膜 ２６ａ ｐソース領域 ２６ｂ ｐドレイン領域 ２７ａ ｎソース領域 ２７ｂ ｎドレイン領域 ３０ バッファ酸化膜 ３１ エッチングストップ膜 ３２ エッチングスマスク膜 ３３ コンタクト孔 １０１ ｐチャネルＭＯＳＦＥＴ １０１ａ ｐチャネルＭＯＳＦＥＴを形成する領域 １０２ ｎチャネルＭＯＳＦＥＴ １０２ａ ｎチャネルＭＯＳＦＥＴを形成する領域 ２００ ＳＯＩ基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６２６Ｚ 21/336 ６２７Ｚ Ｆターム(参考） 5F048 AA01 AA05 AA07 AC01 AC03 BA16 BD04 BE00 BE01 BE03 BG12 BG14 BH01 BH05 5F110 AA04 AA13 BB04 CC02 DD05 DD13 FF02 GG02 GG12 GG22 GG32 GG37 GG52 GG60 HJ04 NN16 NN66 QQ28
Claims (7)
- 【請求項１】半導体基板上に絶縁膜を介して半導体層を
形成したＳＯＩ（Ｓｉｌｏｃｏｎ Ｏｎ Ｉｎｓｕｌａ
ｔｏｒ）基板で、該ＳＯＩ基板の前記半導体層に半導体
素子が形成される半導体装置において、半導体素子が形
成される活性領域の回りに、表面濃度が１×１０18原子
／ｃｍ3 以上で５×１０20原子／ｃｍ 3 以下の不純物拡
散領域を形成することを特徴とする半導体装置。 - 【請求項２】前記不純物拡散領域が、前記活性領域に隣
接する領域もしくは近傍の領域であることを特徴とする
請求項１に記載の半導体装置。 - 【請求項３】半導体基板上に絶縁膜を介して半導体層を
形成したＳＯＩ（Ｓｉｌｏｃｏｎ Ｏｎ Ｉｎｓｕｌａ
ｔｏｒ）基板で、該ＳＯＩ基板の前記半導体層に半導体
素子が形成される半導体装置の製造方法において、半導
体素子が形成される活性領域の回りに、不純物拡散領域
を形成し、前記の半導体素子がＭＯＳ構造の素子で、該
ＭＯＳ構造の素子のゲート酸化膜を形成する前に、前記
不純物拡散領域に不純物を導入し、前記ＭＯＳ構造の素
子が形成した後の前記不純物拡散領域の表面濃度が、１
×１０18原子／ｃｍ3 以上で５×１０20原子／ｃｍ3 以
下となることを特徴とする半導体装置の製造方法。 - 【請求項４】前記不純物拡散領域が、前記活性領域に隣
接する領域もしくは近傍の領域であることを特徴とする
請求項３に記載の半導体装置の製造方法。 - 【請求項５】前記の不純物拡散領域を形成する不純物
が、ボロン、リン、ヒ素およびフッ素うち少なくとも１
つであることを特徴とする請求項３の半導体装置の製造
方法。 - 【請求項６】前記の不純物が複数種類混在する場合に
は、混在した全ての不純物の表面濃度を１×１０18原子
／ｃｍ3 以上で５×１０20原子／ｃｍ3 以下とすること
を特徴とする請求項５に記載の半導体装置の製造方法。 - 【請求項７】半導体基板上に絶縁膜を介して半導体層を
形成したＳＯＩ（Ｓｉｌｏｃｏｎ Ｏｎ Ｉｎｓｕｌａ
ｔｏｒ）基板で、該ＳＯＩ基板の前記半導体層に半導体
素子が形成される半導体装置の製造方法において、分離
溝を形成する領域に、あらかじめ不純物拡散領域を形成
し、該不純物拡散領域を貫通して、前記分離溝を形成す
ることを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28423699A JP4066574B2 (ja) | 1999-03-04 | 1999-10-05 | 半導体装置の製造方法 |
| US09/519,192 US6524928B1 (en) | 1999-03-04 | 2000-03-06 | Semiconductor device and method for manufacturing the same |
| US10/283,912 US6774454B2 (en) | 1999-03-04 | 2002-10-30 | Semiconductor device with an silicon insulator (SOI) substrate |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-56412 | 1999-03-04 | ||
| JP5641299 | 1999-03-04 | ||
| JP28423699A JP4066574B2 (ja) | 1999-03-04 | 1999-10-05 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007113236A Division JP4807310B2 (ja) | 1999-03-04 | 2007-04-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000315736A true JP2000315736A (ja) | 2000-11-14 |
| JP4066574B2 JP4066574B2 (ja) | 2008-03-26 |
Family
ID=26397363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28423699A Expired - Fee Related JP4066574B2 (ja) | 1999-03-04 | 1999-10-05 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6524928B1 (ja) |
| JP (1) | JP4066574B2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343799A (ja) * | 2001-05-17 | 2002-11-29 | Nec Corp | Ｓｏｉ基板及び半導体装置の製造方法 |
| JP2004031677A (ja) * | 2002-06-26 | 2004-01-29 | Nikon Corp | 固体撮像装置 |
| US6830986B2 (en) | 2002-01-24 | 2004-12-14 | Matsushita Electric Industrial Co., Ltd. | SOI semiconductor device having gettering layer and method for producing the same |
| JP2006019427A (ja) * | 2004-06-30 | 2006-01-19 | Nec Electronics Corp | 半導体チップおよびその製造方法ならびに半導体装置 |
| JP2006210865A (ja) * | 2004-12-27 | 2006-08-10 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2007088406A (ja) * | 2005-09-21 | 2007-04-05 | Dongbu Electronics Co Ltd | Ｃｍｏｓイメージセンサ及びその製造方法 |
| JP2008108915A (ja) * | 2006-10-25 | 2008-05-08 | Denso Corp | 半導体装置の製造方法 |
| JP2008244156A (ja) * | 2007-03-27 | 2008-10-09 | Denso Corp | 半導体装置およびその製造方法 |
| JP2009004534A (ja) * | 2007-06-21 | 2009-01-08 | Hitachi Ltd | 半導体装置及びその製造方法 |
| WO2009054115A1 (ja) * | 2007-10-22 | 2009-04-30 | Denso Corporation | ＳＯＩ（Silicon on insulator）構造の半導体装置およびその製造方法 |
| WO2011104777A1 (ja) * | 2010-02-23 | 2011-09-01 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP2012033950A (ja) * | 2011-10-03 | 2012-02-16 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2013201275A (ja) * | 2012-03-23 | 2013-10-03 | Toshiba Corp | 半導体装置およびその製造方法、基板 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7470944B2 (en) * | 2002-06-26 | 2008-12-30 | Nikon Corporation | Solid-state image sensor |
| US20040241867A1 (en) * | 2003-01-17 | 2004-12-02 | Jones Mark L. | Method of analyzing a wafer for metal impurities |
| US20050255677A1 (en) * | 2004-05-17 | 2005-11-17 | Weigold Jason W | Integrated circuit with impurity barrier |
| TW200629466A (en) * | 2004-10-14 | 2006-08-16 | Koninkl Philips Electronics Nv | Semiconductor device having a frontside contact and vertical trench isolation and method of fabricating same |
| US20060115958A1 (en) * | 2004-11-22 | 2006-06-01 | Weigold Jason W | Method and apparatus for forming buried oxygen precipitate layers in multi-layer wafers |
| JP2006310625A (ja) * | 2005-04-28 | 2006-11-09 | Toshiba Corp | 半導体記憶装置 |
| US7485928B2 (en) * | 2005-11-09 | 2009-02-03 | Memc Electronic Materials, Inc. | Arsenic and phosphorus doped silicon wafer substrates having intrinsic gettering |
| DE102005059034B4 (de) * | 2005-12-10 | 2007-10-11 | X-Fab Semiconductor Foundries Ag | SOI-Isolationsgrabenstrukturen |
| DE102005059035B4 (de) * | 2005-12-10 | 2007-11-08 | X-Fab Semiconductor Foundries Ag | Isolationsgrabenstrukturen für hohe Spannungen |
| WO2008156040A1 (en) * | 2007-06-20 | 2008-12-24 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
| US7795111B2 (en) * | 2007-06-27 | 2010-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of SOI substrate and manufacturing method of semiconductor device |
| US8128749B2 (en) * | 2007-10-04 | 2012-03-06 | International Business Machines Corporation | Fabrication of SOI with gettering layer |
| US20090134455A1 (en) * | 2007-11-27 | 2009-05-28 | Vanguard International Semiconductor Corporation | Semiconductor device and manufacturing method |
| JP2009238980A (ja) * | 2008-03-27 | 2009-10-15 | Hitachi Ltd | 半導体装置及びその製造方法 |
| DE102008029235B3 (de) * | 2008-06-19 | 2009-10-08 | X-Fab Semiconductor Foundries Ag | Kreuzungen von Isolationsgräben der SOI-Technologie |
| US20100037263A1 (en) * | 2008-08-08 | 2010-02-11 | The Directv Group, Inc. | Method and apparatus for scheduling interactive content in a broadcast communication system |
| US8664746B2 (en) * | 2011-09-20 | 2014-03-04 | Stmicroelectronics Pte. Ltd. | Gettering method for dielectrically isolated devices |
| JP6076224B2 (ja) * | 2013-09-05 | 2017-02-08 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN104779300B (zh) * | 2015-04-16 | 2016-05-25 | 京东方科技集团股份有限公司 | 一种多晶硅薄膜晶体管及其制作方法和显示装置 |
| US10707330B2 (en) * | 2018-02-15 | 2020-07-07 | Globalfoundries Inc. | Semiconductor device with interconnect to source/drain |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3897273A (en) * | 1972-11-06 | 1975-07-29 | Hughes Aircraft Co | Process for forming electrically isolating high resistivity regions in GaAs |
| JPS6132433A (ja) | 1984-07-25 | 1986-02-15 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6298620A (ja) * | 1985-10-25 | 1987-05-08 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2699325B2 (ja) | 1986-08-02 | 1998-01-19 | ソニー株式会社 | 半導体装置の製造方法 |
| US4796073A (en) * | 1986-11-14 | 1989-01-03 | Burr-Brown Corporation | Front-surface N+ gettering techniques for reducing noise in integrated circuits |
| JP2733271B2 (ja) * | 1988-12-23 | 1998-03-30 | シャープ株式会社 | 半導体装置の製造方法 |
| JPH0334326A (ja) * | 1989-06-29 | 1991-02-14 | Nec Corp | 半導体ウェーハ |
| JPH05206264A (ja) * | 1992-01-27 | 1993-08-13 | Matsushita Electric Works Ltd | 半導体基板におけるガードリング領域の形成方法 |
| KR100374737B1 (ko) * | 1996-06-28 | 2003-07-16 | 세이코 엡슨 가부시키가이샤 | 트랜지스터형성방법,그트랜지스터를포함하는회로,액티브매트릭스기판의제조방법,표시장치의제조방법,및프로젝터및전자기기 |
| JPH1032209A (ja) | 1996-07-17 | 1998-02-03 | Hitachi Ltd | Ｓｏｉウエハおよびその製造方法ならびにそのｓｏｉウエハを用いた半導体集積回路装置 |
-
1999
- 1999-10-05 JP JP28423699A patent/JP4066574B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-06 US US09/519,192 patent/US6524928B1/en not_active Expired - Lifetime
-
2002
- 2002-10-30 US US10/283,912 patent/US6774454B2/en not_active Expired - Fee Related
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343799A (ja) * | 2001-05-17 | 2002-11-29 | Nec Corp | Ｓｏｉ基板及び半導体装置の製造方法 |
| US6830986B2 (en) | 2002-01-24 | 2004-12-14 | Matsushita Electric Industrial Co., Ltd. | SOI semiconductor device having gettering layer and method for producing the same |
| JP2004031677A (ja) * | 2002-06-26 | 2004-01-29 | Nikon Corp | 固体撮像装置 |
| JP2006019427A (ja) * | 2004-06-30 | 2006-01-19 | Nec Electronics Corp | 半導体チップおよびその製造方法ならびに半導体装置 |
| JP2006210865A (ja) * | 2004-12-27 | 2006-08-10 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2007088406A (ja) * | 2005-09-21 | 2007-04-05 | Dongbu Electronics Co Ltd | Ｃｍｏｓイメージセンサ及びその製造方法 |
| JP2008108915A (ja) * | 2006-10-25 | 2008-05-08 | Denso Corp | 半導体装置の製造方法 |
| JP2008244156A (ja) * | 2007-03-27 | 2008-10-09 | Denso Corp | 半導体装置およびその製造方法 |
| JP2009004534A (ja) * | 2007-06-21 | 2009-01-08 | Hitachi Ltd | 半導体装置及びその製造方法 |
| WO2009054115A1 (ja) * | 2007-10-22 | 2009-04-30 | Denso Corporation | ＳＯＩ（Silicon on insulator）構造の半導体装置およびその製造方法 |
| JP2009124116A (ja) * | 2007-10-22 | 2009-06-04 | Denso Corp | ＳＯＩ（Ｓｉｌｉｃｏｎｏｎｉｎｓｕｌａｔｏｒ）構造の半導体装置およびその製造方法 |
| WO2011104777A1 (ja) * | 2010-02-23 | 2011-09-01 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP2011176003A (ja) * | 2010-02-23 | 2011-09-08 | Panasonic Corp | 半導体装置及びその製造方法 |
| JP2012033950A (ja) * | 2011-10-03 | 2012-02-16 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2013201275A (ja) * | 2012-03-23 | 2013-10-03 | Toshiba Corp | 半導体装置およびその製造方法、基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4066574B2 (ja) | 2008-03-26 |
| US20030057493A1 (en) | 2003-03-27 |
| US6774454B2 (en) | 2004-08-10 |
| US6524928B1 (en) | 2003-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4066574B2 (ja) | 半導体装置の製造方法 | |
| US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
| JPH08222645A (ja) | 軽くドープしたドレイン領域を形成する方法 | |
| JPH0613617A (ja) | パワーｍｏｓｆｅｔトランジスタの製造方法 | |
| JPH11145306A (ja) | 半導体装置の製造方法 | |
| JPH10321716A (ja) | 半導体装置及びその製造方法 | |
| US5407839A (en) | MOS manufacturing process having reduced gate insulator defects | |
| US6251744B1 (en) | Implant method to improve characteristics of high voltage isolation and high voltage breakdown | |
| JPS59208851A (ja) | 半導体装置とその製造法 | |
| JP2003124303A (ja) | 半導体素子の製造方法 | |
| JP4807310B2 (ja) | 半導体装置の製造方法 | |
| US4528581A (en) | High density CMOS devices with conductively interconnected wells | |
| JP2003174035A (ja) | 半導体装置とその製造方法 | |
| JP3363675B2 (ja) | 半導体装置の製造方法 | |
| JPH07254645A (ja) | 半導体装置の製造方法 | |
| JP2001028438A (ja) | 半導体装置とその製造方法 | |
| JPH1093101A (ja) | 半導体装置及びその製造方法 | |
| JPH07201773A (ja) | 半導体装置の製造方法 | |
| JPH098047A (ja) | 半導体装置 | |
| JP3223895B2 (ja) | 半導体装置の製造方法 | |
| JP3134778B2 (ja) | 半導体装置の製造方法 | |
| JP3386106B2 (ja) | 半導体装置及びその製造方法 | |
| JPH06163842A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH0750352A (ja) | 半導体装置およびその製造方法 | |
| JPH04242934A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031225 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041108 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060425 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060626 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060703 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060704 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070220 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070423 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070514 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071009 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071108 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071218 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071231 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120118 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120118 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120118 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130118 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130118 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140118 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |