JPH04218926A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH04218926A JPH04218926A JP40394790A JP40394790A JPH04218926A JP H04218926 A JPH04218926 A JP H04218926A JP 40394790 A JP40394790 A JP 40394790A JP 40394790 A JP40394790 A JP 40394790A JP H04218926 A JPH04218926 A JP H04218926A
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- Japan
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- layer
- source electrode
- chromium
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタの製造
方法に関する。近年，大容量液晶表示装置のスィッチン
グ素子として，薄膜トランジスタ（ＴＦＴ）が用いられ
るようになってきた。このようなＴＦＴは，通常，逆ス
タガー型の構造を有し，その製造プロセスではゲート絶
縁膜，活性層となる非晶質シリコン膜，保護層となる絶
縁膜を連続堆積する。その後，ソース・ドレイン領域を
ウエットエッチして，非晶質シリコン膜の上にブロッキ
ング層となる不純物をドープしたｎ＋ 型非晶質シリコ
ン膜を堆積する。
方法に関する。近年，大容量液晶表示装置のスィッチン
グ素子として，薄膜トランジスタ（ＴＦＴ）が用いられ
るようになってきた。このようなＴＦＴは，通常，逆ス
タガー型の構造を有し，その製造プロセスではゲート絶
縁膜，活性層となる非晶質シリコン膜，保護層となる絶
縁膜を連続堆積する。その後，ソース・ドレイン領域を
ウエットエッチして，非晶質シリコン膜の上にブロッキ
ング層となる不純物をドープしたｎ＋ 型非晶質シリコ
ン膜を堆積する。
【０００２】ところで，素子の特性を再現性よく実現す
るためには，層間の電気的接触が問題となる層，例えば
，活性層とブロッキング層を連続製膜により形成するプ
ロセスが有効である。
るためには，層間の電気的接触が問題となる層，例えば
，活性層とブロッキング層を連続製膜により形成するプ
ロセスが有効である。
【０００３】
【従来の技術】このような考えに基づいて，ゲート絶縁
膜，活性層，ブロッキング層を連続製膜して薄膜トラン
ジスタを形成した例を図３に示す。
膜，活性層，ブロッキング層を連続製膜して薄膜トラン
ジスタを形成した例を図３に示す。
【０００４】図３（ａ） 〜（ｃ） はこの従来例を示
す工程順断面図である。ガラス基板１上にゲート電極２
を形成した後，全面にＳｉＯ２ のゲート絶縁膜３，非
晶質シリコン（ａ−Ｓｉ）の活性層４，ｎ＋ − ａ−
Ｓｉのブロッキング層５を連続堆積し，ソース・ドレイ
ン領域に非晶質シリコン（ａ−Ｓｉ）の活性層４，ｎ＋
− ａ−Ｓｉのブロッキング層５を残すようパターニ
ングする（図３（ａ） 参照）。
す工程順断面図である。ガラス基板１上にゲート電極２
を形成した後，全面にＳｉＯ２ のゲート絶縁膜３，非
晶質シリコン（ａ−Ｓｉ）の活性層４，ｎ＋ − ａ−
Ｓｉのブロッキング層５を連続堆積し，ソース・ドレイ
ン領域に非晶質シリコン（ａ−Ｓｉ）の活性層４，ｎ＋
− ａ−Ｓｉのブロッキング層５を残すようパターニ
ングする（図３（ａ） 参照）。
【０００５】ブロッキング層５の上に電極となる金属，
例えばＡｌ／Ｍｏをスパッタリング法で堆積し，それを
パターニングしてのソース電極１２及びのドレイン電極
１３を形成する（図３（ｂ） 参照）。
例えばＡｌ／Ｍｏをスパッタリング法で堆積し，それを
パターニングしてのソース電極１２及びのドレイン電極
１３を形成する（図３（ｂ） 参照）。
【０００６】ソース電極１２およびドレイン電極１３を
マスクにして，ｎ＋ − ａ−Ｓｉのブロッキング層５
をエッチングして除去する（図３（ｃ） 参照）。この
ようにして薄膜トランジスタ素子が実現する。この場合
，ｎ＋ − ａ−Ｓｉのブロッキング層５のエッチング
工程において，ｎ＋ − ａ−Ｓｉのａ−Ｓｉに対する
エッチング選択比が高く下地（活性層）へ損傷を与えず
，しかもソース電極１２およびドレイン電極１３の金属
はエッチングしないようなエッチング法が必要となる。
マスクにして，ｎ＋ − ａ−Ｓｉのブロッキング層５
をエッチングして除去する（図３（ｃ） 参照）。この
ようにして薄膜トランジスタ素子が実現する。この場合
，ｎ＋ − ａ−Ｓｉのブロッキング層５のエッチング
工程において，ｎ＋ − ａ−Ｓｉのａ−Ｓｉに対する
エッチング選択比が高く下地（活性層）へ損傷を与えず
，しかもソース電極１２およびドレイン電極１３の金属
はエッチングしないようなエッチング法が必要となる。
【０００７】一方，活性層は迷光の影響を回避してトラ
ンジスタのオフ電流を抑制するためには，できるだけ薄
い方が望ましい。前述の連続製膜プロセスでは活性層の
厚さをあまり小さくすることができず，ある報告例（Ｓ
ＩＤ Ｉｎｔ．Ｓｙｍｐ．（１９８８）ｐ．３３０）で
は３０００Åであり，活性層とブロッキング層を連続製
膜しない場合の一般的な活性層の厚さ，例えば３００
Åに比べてかなり厚い。
ンジスタのオフ電流を抑制するためには，できるだけ薄
い方が望ましい。前述の連続製膜プロセスでは活性層の
厚さをあまり小さくすることができず，ある報告例（Ｓ
ＩＤ Ｉｎｔ．Ｓｙｍｐ．（１９８８）ｐ．３３０）で
は３０００Åであり，活性層とブロッキング層を連続製
膜しない場合の一般的な活性層の厚さ，例えば３００
Åに比べてかなり厚い。
【０００８】迷光の影響を回避するために，ゲート長を
長くするとか遮光膜を付加する等の方法も考えられるが
，トランジスタ特性の面，プロセスの面から得策でない
。
長くするとか遮光膜を付加する等の方法も考えられるが
，トランジスタ特性の面，プロセスの面から得策でない
。
【０００９】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，ａ−Ｓｉとｎ＋ − ａ−Ｓｉの連続製膜プロセ
スを採用して，しかも薄いａ−Ｓｉの活性層を実現する
方法を提供することを目的とする。
鑑み，ａ−Ｓｉとｎ＋ − ａ−Ｓｉの連続製膜プロセ
スを採用して，しかも薄いａ−Ｓｉの活性層を実現する
方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】図１（ａ） 〜（ｃ）
は第１の実施例を示す工程順断面図，図２（ａ） 〜（
ｃ） は第２の実施例を示す工程順断面図ある。
は第１の実施例を示す工程順断面図，図２（ａ） 〜（
ｃ） は第２の実施例を示す工程順断面図ある。
【００１１】上記課題は，基板１上に非晶質シリコンの
活性層４とｎ＋ 型の非晶質シリコンのブロッキング層
５をこの順に連続堆積する工程と，該ブロッキング層５
上にクロムのソース電極６及びクロムのドレイン電極７
を形成する工程と， 該クロムのソース電極６及び該ク
ロムのドレイン電極７をマスクにして該ブロッキング層
５を選択的に陽極酸化し，該クロムのソース電極６下の
ブロッキング層と該クロムのドレイン電極７下のブロッ
キング層を電気的に絶縁する酸化シリコン層８を形成す
る工程とを有する薄膜トランジスタの製造方法によって
解決される。
活性層４とｎ＋ 型の非晶質シリコンのブロッキング層
５をこの順に連続堆積する工程と，該ブロッキング層５
上にクロムのソース電極６及びクロムのドレイン電極７
を形成する工程と， 該クロムのソース電極６及び該ク
ロムのドレイン電極７をマスクにして該ブロッキング層
５を選択的に陽極酸化し，該クロムのソース電極６下の
ブロッキング層と該クロムのドレイン電極７下のブロッ
キング層を電気的に絶縁する酸化シリコン層８を形成す
る工程とを有する薄膜トランジスタの製造方法によって
解決される。
【００１２】また，基板１上に非晶質シリコンの活性層
４とｎ＋ 型の非晶質シリコンのブロッキング層５をこ
の順に連続堆積する工程と，該ブロッキング層５上にソ
ース電極９及びドレイン電極１０を形成する工程と，
該ソース電極９及び該ドレイン電極１０をマスクにして
該ブロッキング層５を選択的にプラズマ酸化し，該ソー
ス電極９下のブロッキング層と該ドレイン電極１０下の
ブロッキング層を電気的に絶縁する酸化シリコン層１１
を形成する工程とを有する薄膜トランジスタの製造方法
によって解決される。
４とｎ＋ 型の非晶質シリコンのブロッキング層５をこ
の順に連続堆積する工程と，該ブロッキング層５上にソ
ース電極９及びドレイン電極１０を形成する工程と，
該ソース電極９及び該ドレイン電極１０をマスクにして
該ブロッキング層５を選択的にプラズマ酸化し，該ソー
ス電極９下のブロッキング層と該ドレイン電極１０下の
ブロッキング層を電気的に絶縁する酸化シリコン層１１
を形成する工程とを有する薄膜トランジスタの製造方法
によって解決される。
【００１３】
【作用】陽極酸化によりｎ＋ 型の非晶質シリコンのブ
ロッキング層５を酸化する時，その酸化膜厚は酸化電圧
を一定に固定しておけば高精度に制御することができる
。 酸化用電界液としては，例えばシュウ酸を用いることが
できる。
ロッキング層５を酸化する時，その酸化膜厚は酸化電圧
を一定に固定しておけば高精度に制御することができる
。 酸化用電界液としては，例えばシュウ酸を用いることが
できる。
【００１４】この時，ソース電極６及びドレイン電極７
は陽極酸化されないことが必要であるが，クロムは陽極
酸化されない。さらに，ソース電極６及びドレイン電極
７の金属はブロッキング層５の非晶質シリコンへの拡散
が小さいことが望まれるが，クロムはこの要件も満たす
。
は陽極酸化されないことが必要であるが，クロムは陽極
酸化されない。さらに，ソース電極６及びドレイン電極
７の金属はブロッキング層５の非晶質シリコンへの拡散
が小さいことが望まれるが，クロムはこの要件も満たす
。
【００１５】また，ｎ＋ 型の非晶質シリコンのブロッ
キング層５の選択酸化には酸素プラズマ暴露も有効で，
酸化膜厚の制御性もよい。これはｎ＋ 型非晶質シリコ
ンの酸化速度が真性非晶質シリコンの酸化速度より大き
いこと（酸素原子は電気陰性度が大きく，Ｓｉの酸化反
応にクーロン力が寄与するため），表面近傍の酸化は反
応律速で進みその後拡散律速で進むので，だんだんと酸
化速度が緩やかになり酸化膜厚が制御しやすくなること
等による。
キング層５の選択酸化には酸素プラズマ暴露も有効で，
酸化膜厚の制御性もよい。これはｎ＋ 型非晶質シリコ
ンの酸化速度が真性非晶質シリコンの酸化速度より大き
いこと（酸素原子は電気陰性度が大きく，Ｓｉの酸化反
応にクーロン力が寄与するため），表面近傍の酸化は反
応律速で進みその後拡散律速で進むので，だんだんと酸
化速度が緩やかになり酸化膜厚が制御しやすくなること
等による。
【００１６】
【実施例】図１（ａ） 〜（ｃ） は第１の実施例を示
す工程順断面図で，以下これらの図を参照しながら説明
する。
す工程順断面図で，以下これらの図を参照しながら説明
する。
【００１７】図１（ａ） 参照
ガラス基板１の上に長さが例えば５μｍ，厚さが例えば
１５００ÅのＭｏのゲート電極２を形成する。次いで全
面に厚さ１５００ÅのＳｉＯ２ と厚さ１５００ÅのＳ
ｉＮｘ からなるゲート絶縁膜３，厚さ１５０ Åのａ
−Ｓｉの活性層４，りん（Ｐ）をドープした厚さ７００
〜１０００Åのｎ＋ − ａ−Ｓｉのブロッキング層
５をＣＶＤ法により連続堆積し，ソース・ドレイン領域
にａ−Ｓｉの活性層４，ｎ＋− ａ−Ｓｉのブロッキン
グ層５を残すようパターニングする。
１５００ÅのＭｏのゲート電極２を形成する。次いで全
面に厚さ１５００ÅのＳｉＯ２ と厚さ１５００ÅのＳ
ｉＮｘ からなるゲート絶縁膜３，厚さ１５０ Åのａ
−Ｓｉの活性層４，りん（Ｐ）をドープした厚さ７００
〜１０００Åのｎ＋ − ａ−Ｓｉのブロッキング層
５をＣＶＤ法により連続堆積し，ソース・ドレイン領域
にａ−Ｓｉの活性層４，ｎ＋− ａ−Ｓｉのブロッキン
グ層５を残すようパターニングする。
【００１８】図１（ｂ） 参照
全面に厚さ２０００Åのクロム（Ｃｒ）をスパッタ堆積
後，それをパターニングして，クロムのソース電極６，
クロムのドレイン電極７を形成する。
後，それをパターニングして，クロムのソース電極６，
クロムのドレイン電極７を形成する。
【００１９】図１（ｃ） 参照
全体をシュウ酸の水溶液に入れ，酸化電圧を一定に固定
して陽極酸化を行う。ｎ＋ − ａ−Ｓｉのブロッキン
グ層５を陽極酸化し，全部がＳｉＯ２ となった時点で
もって陽極酸化を停止する。この時，クロムのソース電
極６とクロムのドレイン電極７は酸化されない。
して陽極酸化を行う。ｎ＋ − ａ−Ｓｉのブロッキン
グ層５を陽極酸化し，全部がＳｉＯ２ となった時点で
もって陽極酸化を停止する。この時，クロムのソース電
極６とクロムのドレイン電極７は酸化されない。
【００２０】陽極酸化電圧が一定の条件で酸化すること
により，酸化膜厚を厳密に制御することができる。また
，陽極酸化中クロムのソース電極６とクロムのドレイン
電極７間に直流バイアスを印加して電流を観測すること
により，ｎ＋ − ａ−Ｓｉのブロッキング層５の陽極
酸化の終点を検知することもできる。それは活性層４の
ａ−Ｓｉの抵抗率がブロッキング層５のｎ＋ − ａ−
Ｓｉのそれに比べて１０８ 倍も大きいので，ｎ＋−
ａ−Ｓｉのブロッキング層５が完全に酸化されると，電
流が酸化終了以前と比較してほとんど流れなくなるから
である。
により，酸化膜厚を厳密に制御することができる。また
，陽極酸化中クロムのソース電極６とクロムのドレイン
電極７間に直流バイアスを印加して電流を観測すること
により，ｎ＋ − ａ−Ｓｉのブロッキング層５の陽極
酸化の終点を検知することもできる。それは活性層４の
ａ−Ｓｉの抵抗率がブロッキング層５のｎ＋ − ａ−
Ｓｉのそれに比べて１０８ 倍も大きいので，ｎ＋−
ａ−Ｓｉのブロッキング層５が完全に酸化されると，電
流が酸化終了以前と比較してほとんど流れなくなるから
である。
【００２１】このようにして，活性層４とブロッキング
層５を連続製膜するプロセスで厚さ１５０ Åのａ−Ｓ
ｉの活性層が実現できた。クロムのソース電極６とクロ
ムのドレイン電極７間のリーク電流は，活性層４とブロ
ッキング層５を連続製膜しないで別々の工程で作った通
常の場合と同等で，ばらつきは小さくなった。ドレイン
電流は２割増加し，コンコクト特性が良好であることを
示した。また，従来みられた素子の電気特性の経時変化
が認められなくなった。これは連続製膜工程の採用によ
り，活性層のａ−Ｓｉ層が外気に暴露されないことによ
ると推定される。
層５を連続製膜するプロセスで厚さ１５０ Åのａ−Ｓ
ｉの活性層が実現できた。クロムのソース電極６とクロ
ムのドレイン電極７間のリーク電流は，活性層４とブロ
ッキング層５を連続製膜しないで別々の工程で作った通
常の場合と同等で，ばらつきは小さくなった。ドレイン
電流は２割増加し，コンコクト特性が良好であることを
示した。また，従来みられた素子の電気特性の経時変化
が認められなくなった。これは連続製膜工程の採用によ
り，活性層のａ−Ｓｉ層が外気に暴露されないことによ
ると推定される。
【００２２】図２（ａ） 〜（ｃ） は第２の実施例を
示す工程順断面図で，以下これらの図を参照しながら説
明する。 図２（ａ） 参照 この図は図１（ａ） と同じで，ここまでの工程は第１
の実施例と同じである。
示す工程順断面図で，以下これらの図を参照しながら説
明する。 図２（ａ） 参照 この図は図１（ａ） と同じで，ここまでの工程は第１
の実施例と同じである。
【００２３】図２（ｂ） 参照
全面に厚さ５００ ÅのＴｉと厚さ１５００ÅのＡｌを
蒸着した後，それをパターニングして，Ａｌ／Ｔｉのソ
ース電極９，Ａｌ／Ｔｉのドレイン電極１０を形成する
。
蒸着した後，それをパターニングして，Ａｌ／Ｔｉのソ
ース電極９，Ａｌ／Ｔｉのドレイン電極１０を形成する
。
【００２４】図２（ｃ） 参照
全体をプラズマ酸化装置に入れ，ｎ＋ − ａ−Ｓｉの
ブロッキング層５をプラズマ酸化し，プラズマ酸化層１
１を形成する。ｎ＋ −ａ−Ｓｉのブロッキング層５を
全部酸化した時点でプラズマ酸化を停止する。予めｎ＋
− ａ−Ｓｉのプラズマ酸化速度を測定しておくこと
により，ブロッキング層５の酸化終了時点を押さえると
ができる。また，活性層４のａ−Ｓｉはブロッキング層
５のｎ＋ − ａ−Ｓｉより酸化速度が小さいから，ブ
ロッキング層５の酸化終了時点を若干超過して酸化をつ
づけても活性層４ヘの影響は小さい。
ブロッキング層５をプラズマ酸化し，プラズマ酸化層１
１を形成する。ｎ＋ −ａ−Ｓｉのブロッキング層５を
全部酸化した時点でプラズマ酸化を停止する。予めｎ＋
− ａ−Ｓｉのプラズマ酸化速度を測定しておくこと
により，ブロッキング層５の酸化終了時点を押さえると
ができる。また，活性層４のａ−Ｓｉはブロッキング層
５のｎ＋ − ａ−Ｓｉより酸化速度が小さいから，ブ
ロッキング層５の酸化終了時点を若干超過して酸化をつ
づけても活性層４ヘの影響は小さい。
【００２５】また，プラズマ酸化中，第１の実施例で説
明したように，Ａｌ／Ｔｉのソース電極９とＡｌ／Ｔｉ
のドレイン電極１０間に直流バイアスを印加して電流を
観測することにより，精度よくｎ＋ − ａ−Ｓｉのブ
ロッキング層５のプラズマ酸化の終点を検知することも
できる。
明したように，Ａｌ／Ｔｉのソース電極９とＡｌ／Ｔｉ
のドレイン電極１０間に直流バイアスを印加して電流を
観測することにより，精度よくｎ＋ − ａ−Ｓｉのブ
ロッキング層５のプラズマ酸化の終点を検知することも
できる。
【００２６】なお，ソース電極およびドレイン電極の材
料はＡｌに限らず，プラズマ酸化が進行しない金属であ
れば使用することができる。
料はＡｌに限らず，プラズマ酸化が進行しない金属であ
れば使用することができる。
【００２７】
【発明の効果】以上説明したように，本発明によれば，
ａ−Ｓｉの活性層とｎ＋ − ａ−Ｓｉのブロッキング
層を連続製膜により形成し，しかも活性層の膜厚を薄く
形成することができ，素子の電気特性，コンタクト特性
が良好で電気特性の経時変化のない薄膜トランジスタを
提供することができる。
ａ−Ｓｉの活性層とｎ＋ − ａ−Ｓｉのブロッキング
層を連続製膜により形成し，しかも活性層の膜厚を薄く
形成することができ，素子の電気特性，コンタクト特性
が良好で電気特性の経時変化のない薄膜トランジスタを
提供することができる。
【００２８】本発明は液晶表示装置駆動用の薄膜トラン
ジスタの高性能化に寄与するものである。
ジスタの高性能化に寄与するものである。
【図１】（ａ） 〜（ｃ） は第１の実施例を示す工程
順断面図である。
順断面図である。
【図２】（ａ） 〜（ｃ） は第２の実施例を示す工程
順断面図である。
順断面図である。
【図３】（ａ） 〜（ｃ） は従来例を示す工程順断面
図である。
図である。
１は基板であってガラス基板
２はゲート電極
３はゲート絶縁膜
４は活性層であってａ−Ｓｉ層
５はブロッキング層であってｎ＋ − ａ−Ｓｉ層６は
ソース電極であってＣｒのソース電極７はドレイン電極
であってＣｒのドレイン電極８は陽極酸化層であってＳ
ｉＯ２ 層 ９はソース電極であってＡｌ／Ｔｉのソース電極１０は
ドレイン電極であってＡｌ／Ｔｉのドレイン電極１１は
プラズマ酸化層であってＳｉＯ２ 層１２はソース電極 １３はドレイン電極
ソース電極であってＣｒのソース電極７はドレイン電極
であってＣｒのドレイン電極８は陽極酸化層であってＳ
ｉＯ２ 層 ９はソース電極であってＡｌ／Ｔｉのソース電極１０は
ドレイン電極であってＡｌ／Ｔｉのドレイン電極１１は
プラズマ酸化層であってＳｉＯ２ 層１２はソース電極 １３はドレイン電極
Claims (2)
- 【請求項１】 基板（１） 上に非晶質シリコンの活
性層（４） とｎ＋ 型の非晶質シリコンのブロッキン
グ層（５） をこの順に連続堆積する工程と，該ブロッ
キング層（５） 上にクロムのソース電極（６） 及び
クロムのドレイン電極（７） を形成する工程と，該ク
ロムのソース電極（６） 及び該クロムのドレイン電極
（７）をマスクにして該ブロッキング層（５） を選択
的に陽極酸化し，該クロムのソース電極（６） 下のブ
ロッキング層と該クロムのドレイン電極（７） 下のブ
ロッキング層を電気的に絶縁する酸化シリコン層（８）
を形成する工程とを有することを特徴とする薄膜トラ
ンジスタの製造方法。 - 【請求項２】 基板（１） 上に非晶質シリコンの活
性層（４） とｎ＋ 型の非晶質シリコンのブロッキン
グ層（５） をこの順に連続堆積する工程と，該ブロッ
キング層（５） 上にソース電極（９）及びドレイン電
極（１０）を形成する工程と， 該ソース電極（９）
及び該ドレイン電極（１０）をマスクにして該ブロッキ
ング層（５） を選択的にプラズマ酸化し，該ソース電
極（９） 下のブロッキング層と該ドレイン電極（１０
）下のブロッキング層を電気的に絶縁する酸化シリコン
層（１１）を形成する工程とを有することを特徴とする
薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40394790A JPH04218926A (ja) | 1990-12-19 | 1990-12-19 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40394790A JPH04218926A (ja) | 1990-12-19 | 1990-12-19 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04218926A true JPH04218926A (ja) | 1992-08-10 |
Family
ID=18513655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40394790A Withdrawn JPH04218926A (ja) | 1990-12-19 | 1990-12-19 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04218926A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429456B1 (en) | 1997-04-23 | 2002-08-06 | Nec Corporation | Thin-film transistor elements and methods of making same |
| JP2013128131A (ja) * | 2009-02-20 | 2013-06-27 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
-
1990
- 1990-12-19 JP JP40394790A patent/JPH04218926A/ja not_active Withdrawn
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429456B1 (en) | 1997-04-23 | 2002-08-06 | Nec Corporation | Thin-film transistor elements and methods of making same |
| US6566174B1 (en) | 1997-04-23 | 2003-05-20 | Nec Corporation | Thin-film transistor elements and methods of making same |
| JP2013128131A (ja) * | 2009-02-20 | 2013-06-27 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US8987822B2 (en) | 2009-02-20 | 2015-03-24 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, method for manufacturing the same, and semiconductor device |
| US9209283B2 (en) | 2009-02-20 | 2015-12-08 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, method for manufacturing the same, and semiconductor device |
| US9443981B2 (en) | 2009-02-20 | 2016-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, method for manufacturing the same, and semiconductor device |
| US9859306B2 (en) | 2009-02-20 | 2018-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, method for manufacturing the same, and semiconductor device |
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