JPH0475670B2 - - Google Patents
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- JPH0475670B2 JPH0475670B2 JP56111027A JP11102781A JPH0475670B2 JP H0475670 B2 JPH0475670 B2 JP H0475670B2 JP 56111027 A JP56111027 A JP 56111027A JP 11102781 A JP11102781 A JP 11102781A JP H0475670 B2 JPH0475670 B2 JP H0475670B2
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- JP
- Japan
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- film
- semiconductor layer
- oxide film
- pattern
- conductive
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6739—Conductor-insulator-semiconductor electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Description
【発明の詳細な説明】
本発明は、薄膜トランジスタ（以下、TFTと
云う。）及びその製造方法に関し、更に詳述すれ
ば、製造工程が簡単で、かつ製造工程数が少な
く、又、電極パターン化の際のパターン合わせが
容易で、歩留りの高い製造方法、そして、その方
法によつて製造された信頼性の高い良好な特性を
有するTFTのアレーに関する。
云う。）及びその製造方法に関し、更に詳述すれ
ば、製造工程が簡単で、かつ製造工程数が少な
く、又、電極パターン化の際のパターン合わせが
容易で、歩留りの高い製造方法、そして、その方
法によつて製造された信頼性の高い良好な特性を
有するTFTのアレーに関する。
従来のTFTは、第１図に示す如く、ガラス等
絶縁基板１の上に制御ゲート電極２を形成し、こ
れを絶縁膜３で被覆し、その上に半導体層４、ソ
ース電極５及びドレイン電極６を順次形成した構
造を有する。ゲート電極２は、Al、Au、Ta、
Ni等の金属をマスク蒸着、フオトエツチング等
の技術により形成される一方、絶縁膜３は、
Al2O3、SiO、SiO2、CaF2、Si3N4等を用いて真
空蒸着、スパツタリング、CVD等の方法で形成
される。なお、絶縁膜３を形成する他の方法とし
て、特にゲート電極２をAl、Ta等で形成した場
合、これらの金属を陽極酸化させることにより行
なうことも可能である。又、半導体層４として
は、一般にCdSe、CdS、Te等が用いられ、真空
蒸着、スパツタリング等の方法で形成される。更
に、ソース電極５及びドレイン電極６としては、
半導体層４とオーミツクコンタクトをなす材料、
例えばAu、Ni、In等の金属が用いられる。
絶縁基板１の上に制御ゲート電極２を形成し、こ
れを絶縁膜３で被覆し、その上に半導体層４、ソ
ース電極５及びドレイン電極６を順次形成した構
造を有する。ゲート電極２は、Al、Au、Ta、
Ni等の金属をマスク蒸着、フオトエツチング等
の技術により形成される一方、絶縁膜３は、
Al2O3、SiO、SiO2、CaF2、Si3N4等を用いて真
空蒸着、スパツタリング、CVD等の方法で形成
される。なお、絶縁膜３を形成する他の方法とし
て、特にゲート電極２をAl、Ta等で形成した場
合、これらの金属を陽極酸化させることにより行
なうことも可能である。又、半導体層４として
は、一般にCdSe、CdS、Te等が用いられ、真空
蒸着、スパツタリング等の方法で形成される。更
に、ソース電極５及びドレイン電極６としては、
半導体層４とオーミツクコンタクトをなす材料、
例えばAu、Ni、In等の金属が用いられる。
TFTの構造は、第１図に示されたものに限ら
れるものではなく、第２図に示すように、半導体
層４と、ソース及びドレイン電極５，６の位置関
係を上下逆転したものや、第３図に示すように、
絶縁基板１の上にソース電極５、ドレイン電極６
及び両電極間に半導体層４を形成し、さらにその
上に絶縁膜３、ゲート電極２を形成したもの、あ
るいは第４図に示すように、半導体層４にソース
電極５及びドレイン電極６を一部重ね、これらの
上に絶縁膜３及びゲート電極２を形成したもの
等、種々のものがある。
れるものではなく、第２図に示すように、半導体
層４と、ソース及びドレイン電極５，６の位置関
係を上下逆転したものや、第３図に示すように、
絶縁基板１の上にソース電極５、ドレイン電極６
及び両電極間に半導体層４を形成し、さらにその
上に絶縁膜３、ゲート電極２を形成したもの、あ
るいは第４図に示すように、半導体層４にソース
電極５及びドレイン電極６を一部重ね、これらの
上に絶縁膜３及びゲート電極２を形成したもの
等、種々のものがある。
このような構造のTFTを用いて集積回路を構
成する場合、あるいはマトリツス形液晶表示装置
のアドレス用の素子としてTFTを用いる場合等
においては、ソース、ドレイン、ゲート電極及び
半導体層のパターン寸法は、数ミクロン以下の高
精度が要求される。更に、それらの電極相互間の
位置合わせ精度も、同程度もしくはそれ以上の精
度が要求されるため、製造工程に高度の技術が要
求され、かつ、その工程数も多大なものである。
又、従来の方法により製造されたTFTにあつて
は、ゲート電極とソース電極との間に重なり部分
を生じ、その間に不要な容量を発生させる一方、
その間に存在する絶縁膜に絶縁破壊を生じ易く絶
縁膜損傷の原因となつている。
成する場合、あるいはマトリツス形液晶表示装置
のアドレス用の素子としてTFTを用いる場合等
においては、ソース、ドレイン、ゲート電極及び
半導体層のパターン寸法は、数ミクロン以下の高
精度が要求される。更に、それらの電極相互間の
位置合わせ精度も、同程度もしくはそれ以上の精
度が要求されるため、製造工程に高度の技術が要
求され、かつ、その工程数も多大なものである。
又、従来の方法により製造されたTFTにあつて
は、ゲート電極とソース電極との間に重なり部分
を生じ、その間に不要な容量を発生させる一方、
その間に存在する絶縁膜に絶縁破壊を生じ易く絶
縁膜損傷の原因となつている。
本発明は、絶縁基板上にTFT、特に多数個の
TFTを形成する場合における上述の問題点を解
決するものであり、TFTの製造の全面工程にエ
ツチング又はリフトオフ法によるパターン化を導
入した場合でも、簡単で、かつ少ない製造工程で
パターン周縁の段差に起因する断線又は電界集中
による絶縁破壊の生じることのない、しかも、信
頼性の高いTFTの製造方法を提供することを目
的とする。
TFTを形成する場合における上述の問題点を解
決するものであり、TFTの製造の全面工程にエ
ツチング又はリフトオフ法によるパターン化を導
入した場合でも、簡単で、かつ少ない製造工程で
パターン周縁の段差に起因する断線又は電界集中
による絶縁破壊の生じることのない、しかも、信
頼性の高いTFTの製造方法を提供することを目
的とする。
この目的を達成するため、本発明に係る薄膜ト
ランジスタ（TFT）は、電気絶縁基板上に形成
した半導体層の内部に所定の厚みに亙つて、所定
のパターンで形成した電気絶縁性の酸化皮膜と、
該酸化皮膜の上部に形成した導電層とから成り、
該導電層をゲート電極、該酸化皮膜をゲート絶縁
膜、該絶縁膜の下部の半導体層をトランジスタの
チヤンネル領域、該チヤンネル領域の両側の半導
体層をそれぞれソース電極及びドレイン電極とし
て構成したことを特徴とするものであり、その製
造方法は、電気絶縁基板上に形成した半導体層の
上に所定のパターン開口を有するパターンマスク
を積層し、該パターンマスクのパターン開口から
露出する半導体層の露出部分及びその周縁部分を
酸化させて電気絶縁性の酸化皮膜を形成すると共
に、酸化反応を制御して酸化皮膜の下部の半導体
層の厚さを所定の厚さにし、続いて、基板上の全
面に導電性膜を形成した後、パターンマスクを除
去することにより、パターン開口に対応する形状
で導電性膜を該酸化皮膜上に形成して製造するこ
とを特徴とするものである。
ランジスタ（TFT）は、電気絶縁基板上に形成
した半導体層の内部に所定の厚みに亙つて、所定
のパターンで形成した電気絶縁性の酸化皮膜と、
該酸化皮膜の上部に形成した導電層とから成り、
該導電層をゲート電極、該酸化皮膜をゲート絶縁
膜、該絶縁膜の下部の半導体層をトランジスタの
チヤンネル領域、該チヤンネル領域の両側の半導
体層をそれぞれソース電極及びドレイン電極とし
て構成したことを特徴とするものであり、その製
造方法は、電気絶縁基板上に形成した半導体層の
上に所定のパターン開口を有するパターンマスク
を積層し、該パターンマスクのパターン開口から
露出する半導体層の露出部分及びその周縁部分を
酸化させて電気絶縁性の酸化皮膜を形成すると共
に、酸化反応を制御して酸化皮膜の下部の半導体
層の厚さを所定の厚さにし、続いて、基板上の全
面に導電性膜を形成した後、パターンマスクを除
去することにより、パターン開口に対応する形状
で導電性膜を該酸化皮膜上に形成して製造するこ
とを特徴とするものである。
又、この目的を達成するいま一つの、本発明に
係る薄膜トランジスタ（TFT）は、電気絶縁基
板上に形成した半導体層の更にその上に形成した
導体層の厚み全域と、該半導体層内部に所定の厚
みに亙つて、所定のパターンで形成した電気絶縁
性の酸化皮膜と、該酸化皮膜の上部に形成した導
電層とから成り、該導電層をゲート電極、該酸化
皮膜をゲート絶縁膜、該絶縁膜の下部の半導体層
をトランジスタのチヤンネル領域、該絶縁膜の両
側に延在する導体層をそれぞれソース電極及びド
レイン電極として構成したことを特徴とするもの
であり、その製造方法は、電気絶縁基板上に半導
体層を形成し、更にその上に形成した導体層の上
に所定のパターン開口を有するパターンマスクを
積層し、該パターンマスクのパターン開口から露
出する導体層の露出部分及びその周縁部分を酸化
させ、該導体層の露出部分及びその周縁部分をそ
の厚み方向全域に亙つて電気絶縁性の酸化皮膜に
変成し、続いて、基板上の全面に導電性膜を形成
した後、パターンマスクを除去することにより、
パターン開口に対応する形状で導電性層を該酸化
皮膜上に形成して製造することを特徴とするもの
である。
係る薄膜トランジスタ（TFT）は、電気絶縁基
板上に形成した半導体層の更にその上に形成した
導体層の厚み全域と、該半導体層内部に所定の厚
みに亙つて、所定のパターンで形成した電気絶縁
性の酸化皮膜と、該酸化皮膜の上部に形成した導
電層とから成り、該導電層をゲート電極、該酸化
皮膜をゲート絶縁膜、該絶縁膜の下部の半導体層
をトランジスタのチヤンネル領域、該絶縁膜の両
側に延在する導体層をそれぞれソース電極及びド
レイン電極として構成したことを特徴とするもの
であり、その製造方法は、電気絶縁基板上に半導
体層を形成し、更にその上に形成した導体層の上
に所定のパターン開口を有するパターンマスクを
積層し、該パターンマスクのパターン開口から露
出する導体層の露出部分及びその周縁部分を酸化
させ、該導体層の露出部分及びその周縁部分をそ
の厚み方向全域に亙つて電気絶縁性の酸化皮膜に
変成し、続いて、基板上の全面に導電性膜を形成
した後、パターンマスクを除去することにより、
パターン開口に対応する形状で導電性層を該酸化
皮膜上に形成して製造することを特徴とするもの
である。
以下、本発明の実施例を添付図に従つて詳細に
説明する。
説明する。
第５図ａから第９図ｃまでは、本発明の第１実
施例を示すもので、薄膜トランジスタ（TFT）
の製造工程を順に説明する。まず、第５図ａ、第
５図ｂに示す如く、絶縁基板１０の上に真空蒸着
等により厚さ約700Åの半導体層１２を、例えば
Te膜１２で形成する。なお、TFTアレーを製造
する場合は、第５図ａに示すように、半導体層１
２であるTe膜をリフトオフ法等により所定のパ
ターンに構成する。次に、第６図ａ、第６図ｂに
示すように、Te膜の半導体層１２上にフオトレ
ジスト層１４を形成し、これを露光、現象により
ぬき取り、例えば、第７図ａに示す帯状のぬき取
りを行ない、所定のパターン開口１４ａを形成す
る。所定のパターンでぬき取りが行なわれたフオ
トレジスト層１４は、パターンマスクを構成す
る。次に、これを例えば、酒石酸アンモニウムの
エチレングリコール溶液に浸漬し、パターンマス
クのパターン開口１４ａから露出するTe膜の半
導体層１２の露出部分及びその周縁部分を陽極酸
化によつて電気絶縁性の酸化皮膜１６、すなわ
ち、TeO2酸化皮膜（第７図ｅ）を形成する。こ
の場合、酸化の進行状態を制御し、TeO2酸化皮
膜１６の下のTe膜の半導体層１２の厚さが約60
Åになるようにする。次に、このレジスト層１４
を剥がさないように洗浄し、溶液を落とす。そし
て、レジスト層１４の上一面に、すなわち、基板
上の全面に約500Åの厚さの導電層１８、例えば
Ni膜（第８図ａ、第８図ｂ）を真空蒸着で形成
する。最後に、これをアセトンに浸漬し、超音波
洗浄を行なうと、レジスト層１４は剥離し、それ
によつてレジスト層１４上のNi膜も除かれ、第
９図ａ、第９図ｂ、第９図ｃに示すようにTFT
のアレーが完成する。
施例を示すもので、薄膜トランジスタ（TFT）
の製造工程を順に説明する。まず、第５図ａ、第
５図ｂに示す如く、絶縁基板１０の上に真空蒸着
等により厚さ約700Åの半導体層１２を、例えば
Te膜１２で形成する。なお、TFTアレーを製造
する場合は、第５図ａに示すように、半導体層１
２であるTe膜をリフトオフ法等により所定のパ
ターンに構成する。次に、第６図ａ、第６図ｂに
示すように、Te膜の半導体層１２上にフオトレ
ジスト層１４を形成し、これを露光、現象により
ぬき取り、例えば、第７図ａに示す帯状のぬき取
りを行ない、所定のパターン開口１４ａを形成す
る。所定のパターンでぬき取りが行なわれたフオ
トレジスト層１４は、パターンマスクを構成す
る。次に、これを例えば、酒石酸アンモニウムの
エチレングリコール溶液に浸漬し、パターンマス
クのパターン開口１４ａから露出するTe膜の半
導体層１２の露出部分及びその周縁部分を陽極酸
化によつて電気絶縁性の酸化皮膜１６、すなわ
ち、TeO2酸化皮膜（第７図ｅ）を形成する。こ
の場合、酸化の進行状態を制御し、TeO2酸化皮
膜１６の下のTe膜の半導体層１２の厚さが約60
Åになるようにする。次に、このレジスト層１４
を剥がさないように洗浄し、溶液を落とす。そし
て、レジスト層１４の上一面に、すなわち、基板
上の全面に約500Åの厚さの導電層１８、例えば
Ni膜（第８図ａ、第８図ｂ）を真空蒸着で形成
する。最後に、これをアセトンに浸漬し、超音波
洗浄を行なうと、レジスト層１４は剥離し、それ
によつてレジスト層１４上のNi膜も除かれ、第
９図ａ、第９図ｂ、第９図ｃに示すようにTFT
のアレーが完成する。
ここで、第９図ｂを参照して完成したTFTを
詳述すれば、絶縁膜であるTeO2酸化皮膜１６の
上に残つたNi膜の導電層１８はゲート電極を構
成する一方、TeO2酸化皮膜１６の下にある半導
体層１２は、チヤンネル領域を成し、該チヤンネ
ル領域の両側に延在する半導体層１２は、それぞ
れソース電極及びドレイン電極を構成する。
詳述すれば、絶縁膜であるTeO2酸化皮膜１６の
上に残つたNi膜の導電層１８はゲート電極を構
成する一方、TeO2酸化皮膜１６の下にある半導
体層１２は、チヤンネル領域を成し、該チヤンネ
ル領域の両側に延在する半導体層１２は、それぞ
れソース電極及びドレイン電極を構成する。
従つて、第９図ｂより明らかな如く、ソース電
極、ドレイン電極及び極薄の半導体層は一体構成
されているので、従来のものと比べ、構成を簡略
化することができる。更に、極薄の半導体層とソ
ース電極部分、又は極薄の半導体層とドレイン電
極部分の境界部分にエツジとなるような部分が存
在しないので、エツジ部分に発生しやすい電界集
中がない。従つて、絶縁破壊の生じることのない
信頼性の高いTFTを提供することができる。ま
た、TeO2酸化皮膜１６を形成すれば、同時に
TFT用のチヤンネル領域並びにゲート電極及び
ドレイン電極を形成することができ、製造工程を
簡単化することができる。
極、ドレイン電極及び極薄の半導体層は一体構成
されているので、従来のものと比べ、構成を簡略
化することができる。更に、極薄の半導体層とソ
ース電極部分、又は極薄の半導体層とドレイン電
極部分の境界部分にエツジとなるような部分が存
在しないので、エツジ部分に発生しやすい電界集
中がない。従つて、絶縁破壊の生じることのない
信頼性の高いTFTを提供することができる。ま
た、TeO2酸化皮膜１６を形成すれば、同時に
TFT用のチヤンネル領域並びにゲート電極及び
ドレイン電極を形成することができ、製造工程を
簡単化することができる。
なお、上記第１実施例において、半導体層１２
はTeに限定されるものではなく、Si（単結晶体、
多結晶体、非結晶体のいずれも可）、GaAs、
GaP等を用いても良好な特性のTFTを得ること
ができる。
はTeに限定されるものではなく、Si（単結晶体、
多結晶体、非結晶体のいずれも可）、GaAs、
GaP等を用いても良好な特性のTFTを得ること
ができる。
次に、本発明に係るTFTの製造方法の第２実
施例を説明する。なお、第１実施例と同一の構成
部分については、同一の符号が用いてある。
施例を説明する。なお、第１実施例と同一の構成
部分については、同一の符号が用いてある。
まず、第１０図ａ、第１０図ｂに示す如く、絶
縁基板１０の上に厚さ60Åの半導体層１２を、例
えばTe膜で形成し、更に、その上に厚さ500Åの
導体層２０、例えばTa膜をスパツタリング等に
より積層する。なお、TFTアレーを製造する場
合は、第１０図ａに示すように、Te膜の半導体
層１２及びTa膜の導体層２０を所定のパターン
に構成する。この場合のパターン化は、所望のパ
ターンとは逆のパターンをレジスト層で形成し、
その上に順次Te膜の半導体層１２及びTa膜の導
体層２０を形成した後、レジスト層をリフトオフ
して形成してもよく、又、CF4によるドライエツ
チングによつても容易に行なうことができる。次
に、第１１図ａ、第１１図ｂに示すように、パタ
ーン化されたTe膜の半導体層１２及びTa膜の導
体層２０の上一面にレジスト層１４を形成し、続
いて、第１実施例と同様にレジスト層１４を露
光、現像工程により一部ぬき取り、第１２図ａ、
第１２図ｂに示すようなパターン開口１４ａを有
するパターンマスク１４を形成する。次に、これ
を例えば、３％の酒石酸アンモニウム水溶液に浸
漬し、60Vの定電圧で陽極酸化を行なうとパター
ンマスクのパターン開口１４ａから露出するTa
膜の導体層２０の露出部分及びその周縁部分は酸
化され電気絶縁性の酸化皮膜１６、すなわち、
Ta2O5の膜を形成する。なお、酸化反応は、少な
くともTa膜の導体層２０の厚み方向全域に亙つ
て行なわれるように制御し、好ましくは、第１２
図ｃに示す如く、Te膜の半導体層１２もわずか
に酸化される程度に行なう。次に、このパターン
マスクを構成するレジスト層１４を剥がないよう
に洗浄して溶液を落とす。そして、レジスト層１
４の上一面に、すなわち、基板上の全面に約500
Åの厚さの導電層１８、例えばNi膜（第１３図
ａ、第１３図ｂ）を真空蒸着で形成する。最後
に、これをアセトンに浸漬し、超音波洗浄を行な
うと、レジスト層１４は剥離し、それによつてレ
ジスト層１４上のNi膜の導電層１８も除かれ、
第１４図ａ、第１４図ｂ、第１４図ｃに示すよう
なTFTのアレーが完成する。
縁基板１０の上に厚さ60Åの半導体層１２を、例
えばTe膜で形成し、更に、その上に厚さ500Åの
導体層２０、例えばTa膜をスパツタリング等に
より積層する。なお、TFTアレーを製造する場
合は、第１０図ａに示すように、Te膜の半導体
層１２及びTa膜の導体層２０を所定のパターン
に構成する。この場合のパターン化は、所望のパ
ターンとは逆のパターンをレジスト層で形成し、
その上に順次Te膜の半導体層１２及びTa膜の導
体層２０を形成した後、レジスト層をリフトオフ
して形成してもよく、又、CF4によるドライエツ
チングによつても容易に行なうことができる。次
に、第１１図ａ、第１１図ｂに示すように、パタ
ーン化されたTe膜の半導体層１２及びTa膜の導
体層２０の上一面にレジスト層１４を形成し、続
いて、第１実施例と同様にレジスト層１４を露
光、現像工程により一部ぬき取り、第１２図ａ、
第１２図ｂに示すようなパターン開口１４ａを有
するパターンマスク１４を形成する。次に、これ
を例えば、３％の酒石酸アンモニウム水溶液に浸
漬し、60Vの定電圧で陽極酸化を行なうとパター
ンマスクのパターン開口１４ａから露出するTa
膜の導体層２０の露出部分及びその周縁部分は酸
化され電気絶縁性の酸化皮膜１６、すなわち、
Ta2O5の膜を形成する。なお、酸化反応は、少な
くともTa膜の導体層２０の厚み方向全域に亙つ
て行なわれるように制御し、好ましくは、第１２
図ｃに示す如く、Te膜の半導体層１２もわずか
に酸化される程度に行なう。次に、このパターン
マスクを構成するレジスト層１４を剥がないよう
に洗浄して溶液を落とす。そして、レジスト層１
４の上一面に、すなわち、基板上の全面に約500
Åの厚さの導電層１８、例えばNi膜（第１３図
ａ、第１３図ｂ）を真空蒸着で形成する。最後
に、これをアセトンに浸漬し、超音波洗浄を行な
うと、レジスト層１４は剥離し、それによつてレ
ジスト層１４上のNi膜の導電層１８も除かれ、
第１４図ａ、第１４図ｂ、第１４図ｃに示すよう
なTFTのアレーが完成する。
ここで、第１４図ｂを参照して完成したTFT
を詳述すれば、絶縁膜であるTa2O5酸化皮膜１６
の上に残つたNi膜の導電層１８はゲート電極を
構成する一方、Ta2O5酸化皮膜１６の下にある半
導体層１２は、チヤンネル領域を成し、該Ta2O5
酸化皮膜１６の両側に延在するTa膜の導体層２
０は、それぞれソース電極及びドレイン電極を構
成する。
を詳述すれば、絶縁膜であるTa2O5酸化皮膜１６
の上に残つたNi膜の導電層１８はゲート電極を
構成する一方、Ta2O5酸化皮膜１６の下にある半
導体層１２は、チヤンネル領域を成し、該Ta2O5
酸化皮膜１６の両側に延在するTa膜の導体層２
０は、それぞれソース電極及びドレイン電極を構
成する。
また、第１４図ｂより明らかな如く、Ta2O5酸
化皮膜１６の両側に延在するTa膜の導体層２０
の下部にある半導体層１２もソース電極及びドレ
イン電極の一部を構成する。従つて、第２実施例
においても、第１実施例と同様ソース電極、ドレ
イン電極及びチヤンネル領域は一体構成されてい
ると言え、構成の簡略化及び信頼性の向上並びに
製造工程の簡単化を図ることができる。
化皮膜１６の両側に延在するTa膜の導体層２０
の下部にある半導体層１２もソース電極及びドレ
イン電極の一部を構成する。従つて、第２実施例
においても、第１実施例と同様ソース電極、ドレ
イン電極及びチヤンネル領域は一体構成されてい
ると言え、構成の簡略化及び信頼性の向上並びに
製造工程の簡単化を図ることができる。
なお、上記第２実施例において、半導体層１２
はTeに限定されるものでなく、Si（単結晶体、多
結晶体、非結晶体のいずれも可）、InSb、PbS、
CdSe、GaAs、CdTe等を用いても良好なTFTを
得ることができる。
はTeに限定されるものでなく、Si（単結晶体、多
結晶体、非結晶体のいずれも可）、InSb、PbS、
CdSe、GaAs、CdTe等を用いても良好なTFTを
得ることができる。
又、第２実施例において、導体層２０はTaに
限定されるものでなく、Al、Hf、Nb、Ti等を用
いることができる。
限定されるものでなく、Al、Hf、Nb、Ti等を用
いることができる。
更に、いずれの実施例においても、陽極酸化に
よる酸化膜の形成は、電解液を用いるものに限定
されるものではなく、酸素プラズマによつて形成
することも可能である。
よる酸化膜の形成は、電解液を用いるものに限定
されるものではなく、酸素プラズマによつて形成
することも可能である。
なお、いずれの実施例においても、ゲート電極
とソース又はドレイン電極との間隙は高々1μ程
度であり、数10μ以上のチヤンネル長に対しては
間隙部の半導体層による寄生抵抗は無視できる程
度に小さいので、事実上問題とならない。
とソース又はドレイン電極との間隙は高々1μ程
度であり、数10μ以上のチヤンネル長に対しては
間隙部の半導体層による寄生抵抗は無視できる程
度に小さいので、事実上問題とならない。
以上詳述した如く、本発明に係るTFTの製造
方法は、製造工程が簡単になるという利点のみな
らず、製造されたTFTについては、ゲート電極
と、ソース又はドレイン電極との重なりがなくな
るので、ゲート絶縁膜の絶縁破壊をほぼ皆無にす
ることができると共に、不要な容量をなくするこ
とができるという利点がある。
方法は、製造工程が簡単になるという利点のみな
らず、製造されたTFTについては、ゲート電極
と、ソース又はドレイン電極との重なりがなくな
るので、ゲート絶縁膜の絶縁破壊をほぼ皆無にす
ることができると共に、不要な容量をなくするこ
とができるという利点がある。
特に、第２実施例については、陽極酸化により
極めてピンホールの少ない良好なゲート絶縁膜を
形成することができる一方、半導体層の材料とゲ
ート電極の材料の組み合わせをかなり自由に選択
し得るので、TFTにおけるピンチオフ電圧を所
望の値に設定できるという利点がある。
極めてピンホールの少ない良好なゲート絶縁膜を
形成することができる一方、半導体層の材料とゲ
ート電極の材料の組み合わせをかなり自由に選択
し得るので、TFTにおけるピンチオフ電圧を所
望の値に設定できるという利点がある。
本発明に係るTFT及びその製造方法は、所期
の目的を達成する有益なものである。
の目的を達成する有益なものである。
第１図から第４図は、従来のTFTの断面図、
第５図ａから第９図ｃまでは、本発明の第１実施
例に係るTFTの製造方法を工程順に示した説明
図で、第５図ａ、第６図ａ、第７図ａ、第８図
ａ、第９図ａはそれぞれTFTの部分平面図、第
５図ｂ、第６図ｂ、第７図ｂ、第７図ｃ、第８図
ｂ、第９図ｂ、第９図ｃは、それぞれ第５図ａ、
第６図ａ、第７図ａ、第８図ａ、第９図ａに示し
た線に沿つて切断した断面図、第１０図ａから第
１４図ｃまでは、本発明の第２実施例に係る
TFTの製造方法を工程順に示した説明図で、第
１０図ａ、第１１図ａ、第１２図ａ、第１３図
ａ、第１４図ａはそれぞれTFTの部分平面図、
第１０図ｂ、第１１図ｂ、第１２図ｂ、第１２図
ｃ、第１３図ｂ、第１４図ｂ、第１４図ｃはそれ
ぞれ第１０図ａ、第１１図ａ、第１２図ａ、第１
３図ａ、第１４図ａに示した線に沿つて切断した
断面図である。 １０…絶縁基板、１２…半導体層、１４…フオ
トレジスト層、１６…酸化皮膜、１８…導電層、
２０…導体層。
第５図ａから第９図ｃまでは、本発明の第１実施
例に係るTFTの製造方法を工程順に示した説明
図で、第５図ａ、第６図ａ、第７図ａ、第８図
ａ、第９図ａはそれぞれTFTの部分平面図、第
５図ｂ、第６図ｂ、第７図ｂ、第７図ｃ、第８図
ｂ、第９図ｂ、第９図ｃは、それぞれ第５図ａ、
第６図ａ、第７図ａ、第８図ａ、第９図ａに示し
た線に沿つて切断した断面図、第１０図ａから第
１４図ｃまでは、本発明の第２実施例に係る
TFTの製造方法を工程順に示した説明図で、第
１０図ａ、第１１図ａ、第１２図ａ、第１３図
ａ、第１４図ａはそれぞれTFTの部分平面図、
第１０図ｂ、第１１図ｂ、第１２図ｂ、第１２図
ｃ、第１３図ｂ、第１４図ｂ、第１４図ｃはそれ
ぞれ第１０図ａ、第１１図ａ、第１２図ａ、第１
３図ａ、第１４図ａに示した線に沿つて切断した
断面図である。 １０…絶縁基板、１２…半導体層、１４…フオ
トレジスト層、１６…酸化皮膜、１８…導電層、
２０…導体層。
Claims (1)
- 【特許請求の範囲】 １ 電気絶縁基板上に形成した半導体層の内部に
所定の厚みに亙つて、所定のパターンで形成した
電気絶縁性の酸化皮膜と、該酸化皮膜の上部に形
成した導電層とから成り、該導電層をゲート電
極、該酸化皮膜をゲート絶縁膜、該絶縁膜の下部
の半導体層をトランジスタのチヤンネル領域、該
チヤンネル領域の両側の半導体層をそれぞれソー
ス電極及びドレイン電極として構成したことを特
徴とする薄膜トランジスタ。 ２ 電気絶縁基板上に形成した半導体層の更にそ
の上に形成した導体層の厚み全域と、該半導体層
内部に所定の厚みに亙つて、所定のパターンで形
成した電気絶縁性の酸化皮膜と、該酸化皮膜の上
部に形成した導電層とから成り、該導電層をゲー
ト電極、該酸化皮膜をゲート絶縁膜、該絶縁膜の
下部の半導体層をトランジスタのチヤンネル領
域、該絶縁膜の両側に延在する導体層をそれぞれ
ソース電極及びドレイン電極として構成したこと
を特徴とする薄膜トランジスタ。 ３ 電気絶縁基板上に形成した半導体層の上に所
定のパターン開口を有するパターンマスクを積層
し、該パターンマスクのパターン開口から露出す
る半導体層の露出部分及びその周縁部分を酸化さ
せて電気絶縁性の酸化皮膜を形成すると共に酸化
反応を制御して酸化皮膜の下部の半導体層の厚さ
を所定の厚さにし、続いて、基板上の全面に導電
性膜を形成した後パターンマスクを除去すること
により、上記パターン開口に対応する形状で導電
性膜を該酸化皮膜上に形成してゲート電極とする
ことを特徴とする薄膜トランジスタの製造方法。 ４ 上記パターンマスクは、フオトレジストによ
り形成したことを特徴とする前記特許請求の範囲
第３項記載の薄膜トランジスタの製造方法。 ５ 上記酸化膜は、陽極酸化法により形成するこ
とを特徴とする前記特許請求の範囲第３項記載の
トランジスタの製造方法。 ６ 電気絶縁基板上に半導体層を形成し、更にそ
の上に形成した導体層の上に所定のパターン開口
を有するパターンマスクを積層し、該パターンマ
スクのパターン開口から露出する導体層の露出部
分及びその周縁部分を酸化させ、該導体層の露出
部分及びその周縁部分をその厚み方向全域に亙つ
て電気絶縁性の酸化皮膜に変成し、続いて、基板
上の全面に導電性膜を形成した後パターンマスク
を除去することにより、パターン開口に対応する
形状で導電性膜を該酸化皮膜上に形成してゲート
電極とすることを特徴とする薄膜トランジスタの
製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111027A JPS5812365A (ja) | 1981-07-15 | 1981-07-15 | 薄膜トランジスタ及びその製造方法 |
| DE19823226097 DE3226097A1 (de) | 1981-07-15 | 1982-07-13 | Duennfilm-transistor und verfahren zu dessen herstellung |
| GB08220290A GB2105905B (en) | 1981-07-15 | 1982-07-13 | Thin film transistor and method for the manufacture thereof |
| US06/853,034 US4654959A (en) | 1981-07-15 | 1986-04-17 | Method for the manufacture of thin film transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111027A JPS5812365A (ja) | 1981-07-15 | 1981-07-15 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5812365A JPS5812365A (ja) | 1983-01-24 |
| JPH0475670B2 true JPH0475670B2 (ja) | 1992-12-01 |
Family
ID=14550533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56111027A Granted JPS5812365A (ja) | 1981-07-15 | 1981-07-15 | 薄膜トランジスタ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4654959A (ja) |
| JP (1) | JPS5812365A (ja) |
| DE (1) | DE3226097A1 (ja) |
| GB (1) | GB2105905B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2524714B1 (fr) * | 1982-04-01 | 1986-05-02 | Suwa Seikosha Kk | Transistor a couche mince |
| FR2527385B1 (fr) * | 1982-04-13 | 1987-05-22 | Suwa Seikosha Kk | Transistor a couche mince et panneau d'affichage a cristaux liquides utilisant ce type de transistor |
| US5736751A (en) * | 1982-04-13 | 1998-04-07 | Seiko Epson Corporation | Field effect transistor having thick source and drain regions |
| US6294796B1 (en) | 1982-04-13 | 2001-09-25 | Seiko Epson Corporation | Thin film transistors and active matrices including same |
| JPS6083373A (ja) * | 1983-10-14 | 1985-05-11 | Nec Corp | 薄膜トランジスタアレイとその製造方法 |
| JPH0684568B2 (ja) * | 1985-03-04 | 1994-10-26 | 日本石油株式会社 | ピッチ繊維の製造法 |
| US6323071B1 (en) | 1992-12-04 | 2001-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming a semiconductor device |
| US5403762A (en) * | 1993-06-30 | 1995-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a TFT |
| KR940018962A (ko) * | 1993-01-29 | 1994-08-19 | 이헌조 | 알루미나를 이용한 수직형 박막 트랜지스터 제조방법 |
| KR950021242A (ko) * | 1993-12-28 | 1995-07-26 | 김광호 | 다결정 실리콘 박막 트랜지스터 및 그 제조 방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3484662A (en) * | 1965-01-15 | 1969-12-16 | North American Rockwell | Thin film transistor on an insulating substrate |
| NL6604962A (ja) * | 1966-04-14 | 1967-10-16 | ||
| US3658586A (en) * | 1969-04-11 | 1972-04-25 | Rca Corp | Epitaxial silicon on hydrogen magnesium aluminate spinel single crystals |
| US3775262A (en) * | 1972-02-09 | 1973-11-27 | Ncr | Method of making insulated gate field effect transistor |
| JPS5451511A (en) * | 1977-09-30 | 1979-04-23 | Olympus Optical Co Ltd | Tape recorder having time display functions |
| US4318216A (en) * | 1978-11-13 | 1982-03-09 | Rca Corporation | Extended drain self-aligned silicon gate MOSFET |
| JPS5598868A (en) * | 1979-01-23 | 1980-07-28 | Sumitomo Electric Ind Ltd | Insulated gate type field effect semiconductor device |
| DE3028718C2 (de) * | 1979-07-31 | 1982-08-19 | Sharp K.K., Osaka | Dünnfilmtransistor in Verbindung mit einer Anzeigevorrichtung |
| US4242156A (en) * | 1979-10-15 | 1980-12-30 | Rockwell International Corporation | Method of fabricating an SOS island edge passivation structure |
| JPS5667971A (en) * | 1979-11-07 | 1981-06-08 | Hitachi Ltd | Preparation method of thin film transistor |
| JPS56126936A (en) * | 1980-03-12 | 1981-10-05 | Toshiba Corp | Semiconductor device and production thereof |
-
1981
- 1981-07-15 JP JP56111027A patent/JPS5812365A/ja active Granted
-
1982
- 1982-07-13 DE DE19823226097 patent/DE3226097A1/de active Granted
- 1982-07-13 GB GB08220290A patent/GB2105905B/en not_active Expired
-
1986
- 1986-04-17 US US06/853,034 patent/US4654959A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3226097C2 (ja) | 1987-11-26 |
| DE3226097A1 (de) | 1983-02-17 |
| US4654959A (en) | 1987-04-07 |
| GB2105905B (en) | 1985-07-31 |
| JPS5812365A (ja) | 1983-01-24 |
| GB2105905A (en) | 1983-03-30 |
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