JPH0451529A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0451529A JPH0451529A JP15984790A JP15984790A JPH0451529A JP H0451529 A JPH0451529 A JP H0451529A JP 15984790 A JP15984790 A JP 15984790A JP 15984790 A JP15984790 A JP 15984790A JP H0451529 A JPH0451529 A JP H0451529A
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- gate insulating
- semiconductor
- semiconductor layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体をポリ・シリコンとした薄膜トランジ
スタの製造方法に関するものである。
スタの製造方法に関するものである。
薄膜トランジスタには、一般に、アモルファスφシリコ
ン半導体が用いられているが、アモルファス・シリコン
半導体を用いる薄膜トランジスタはその動作速度が遅い
ため、最近では、アモルファス・シリコン半導体をポリ
化してトランジスタの動作速度を速くすることが考えら
れている。
ン半導体が用いられているが、アモルファス・シリコン
半導体を用いる薄膜トランジスタはその動作速度が遅い
ため、最近では、アモルファス・シリコン半導体をポリ
化してトランジスタの動作速度を速くすることが考えら
れている。
この薄膜トランジスタは、従来、ガラス等からなる絶縁
性基板の上にソース、ドレイン電極を形成シ、この基板
上にアモルファス・シリコン半導体を堆積させた後、こ
のアモルファス・シリコン半導体をレーザ照射によりポ
リ化してポリ・シリコン半導体とし、この後前記半導体
層の上にゲート絶縁膜を堆積させて、このゲート絶縁膜
の上にゲニト電極を形成する製造方法で製造されている
。
性基板の上にソース、ドレイン電極を形成シ、この基板
上にアモルファス・シリコン半導体を堆積させた後、こ
のアモルファス・シリコン半導体をレーザ照射によりポ
リ化してポリ・シリコン半導体とし、この後前記半導体
層の上にゲート絶縁膜を堆積させて、このゲート絶縁膜
の上にゲニト電極を形成する製造方法で製造されている
。
しかしながら、前記従来の製造方法では、基板上に堆積
させたアモルファス・シリコン半導体をポリ化してから
、その上にゲート絶縁膜を堆積させているため、アモル
ファス・シリコン半導体を用いる薄膜トランジスタを製
造する場合のように半導体とゲート絶縁膜とを連続して
堆積させることができず、したがって、前記従来の製造
方法で製造された薄膜トランジスタは、半導体層とゲー
ト絶縁膜との界面が不安定で、トランジスタ特性にばら
つきが生ずるという問題をもっていた。
させたアモルファス・シリコン半導体をポリ化してから
、その上にゲート絶縁膜を堆積させているため、アモル
ファス・シリコン半導体を用いる薄膜トランジスタを製
造する場合のように半導体とゲート絶縁膜とを連続して
堆積させることができず、したがって、前記従来の製造
方法で製造された薄膜トランジスタは、半導体層とゲー
ト絶縁膜との界面が不安定で、トランジスタ特性にばら
つきが生ずるという問題をもっていた。
本発明はこのような実情にかんかみてなされたものであ
って、その目的とするところは、アモルファス・シリコ
ン半導体をポリ化してポリ・シリコン半導体とするもの
でありながら、半導体層とゲート絶縁膜との界面を安定
した良好な界面にして、特性の均一な薄膜トランジスタ
を得ることかできる薄膜トランジスタの製造方法を提供
することにある。
って、その目的とするところは、アモルファス・シリコ
ン半導体をポリ化してポリ・シリコン半導体とするもの
でありながら、半導体層とゲート絶縁膜との界面を安定
した良好な界面にして、特性の均一な薄膜トランジスタ
を得ることかできる薄膜トランジスタの製造方法を提供
することにある。
本発明の薄膜トランジスタの製造方法は、絶縁性基板の
上にソース、ドレイメン電極を形成し、この基板上にア
モルファス・シリコン半導体とゲート絶縁膜とを順次堆
積させた後、前記ゲート絶縁膜の上方からレーザを照射
して前記アモルファス・シリコン半導体をポリ化し、こ
の後前記ゲート絶縁膜の上にゲート電極を形成すること
を特徴とするものである。
上にソース、ドレイメン電極を形成し、この基板上にア
モルファス・シリコン半導体とゲート絶縁膜とを順次堆
積させた後、前記ゲート絶縁膜の上方からレーザを照射
して前記アモルファス・シリコン半導体をポリ化し、こ
の後前記ゲート絶縁膜の上にゲート電極を形成すること
を特徴とするものである。
すなわち、本発明の薄膜トランジスタの製造方法は、基
板上にアモルファス・シリコン半導体とゲート絶縁膜と
を堆積させた後に、前記ゲート絶縁膜の上方からレーザ
を照射してアモルファス・シリコン半導体をポリ化する
ものであり、この製造方法によれば、半導体層とゲート
絶縁膜とを連続して堆積させることができるから、半導
体層とゲート絶縁膜との界面を安定した良好な界面にし
て、特性の均一な薄膜トランジスタを得ることができる
。
板上にアモルファス・シリコン半導体とゲート絶縁膜と
を堆積させた後に、前記ゲート絶縁膜の上方からレーザ
を照射してアモルファス・シリコン半導体をポリ化する
ものであり、この製造方法によれば、半導体層とゲート
絶縁膜とを連続して堆積させることができるから、半導
体層とゲート絶縁膜との界面を安定した良好な界面にし
て、特性の均一な薄膜トランジスタを得ることができる
。
以下、本発明の一実施例を、第１図〜第５図の製造工程
図を参照し説明する。
図を参照し説明する。
まず、第１図に示すように、ガラス等からなる絶縁性基
板１の上に、クロム（Ｃｒ ）等からなる金属膜を２５
０人の厚さに堆積させ、その上に、燐（Ｐ）等のｎ型不
純物をドープしたｎ型アモルファス・シリコン（ｎ”−
ａ−３ｔ）を１２５人〜２５０人の厚さに堆積させた後
、この両堆積膜を同一形状にバターニングして、前記金
属膜からなるソース電極２およびドレイン電極３と、前
記ｎ型アモルファス・シリコンからなるオーミックコン
タクト層４とを形成する。
板１の上に、クロム（Ｃｒ ）等からなる金属膜を２５
０人の厚さに堆積させ、その上に、燐（Ｐ）等のｎ型不
純物をドープしたｎ型アモルファス・シリコン（ｎ”−
ａ−３ｔ）を１２５人〜２５０人の厚さに堆積させた後
、この両堆積膜を同一形状にバターニングして、前記金
属膜からなるソース電極２およびドレイン電極３と、前
記ｎ型アモルファス・シリコンからなるオーミックコン
タクト層４とを形成する。
次に、同図に示すように、前記基板１上に、ｉ型のアモ
ルファス争シリコン（ｉ−ａ−５ｔ）半導体５ａを５０
０人〜１０００人の厚さに堆積させて半導体層５を形成
し、その上に、分子結合していない酸素を含んでいる酸
化量の多い酸化絶縁物、例えば酸化シリコン（ＳｉＯｘ
）または酸化タンタル（ＴａＯｘ）等からなるゲート絶
縁膜６を２００人〜５００人の厚さに堆積させる。この
アモルファス・シリコン半導体５ａとゲート絶縁膜６は
スパッタ装置により真空中で連続して堆積させる。
ルファス争シリコン（ｉ−ａ−５ｔ）半導体５ａを５０
０人〜１０００人の厚さに堆積させて半導体層５を形成
し、その上に、分子結合していない酸素を含んでいる酸
化量の多い酸化絶縁物、例えば酸化シリコン（ＳｉＯｘ
）または酸化タンタル（ＴａＯｘ）等からなるゲート絶
縁膜６を２００人〜５００人の厚さに堆積させる。この
アモルファス・シリコン半導体５ａとゲート絶縁膜６は
スパッタ装置により真空中で連続して堆積させる。
次に、第２図に示すように、ゲート絶縁膜６の上方から
ＸｅＣｌエキシマレーザＡを照射して、前記半導体層５
とその下のオーミックコンタクト層４とをその融点以上
の温度に加熱し、この後徐冷する。このように、半導体
層５とオーミックコンタクト層４とをその融点以上の温
度に加熱して徐冷すると、半導体層５のアモルファス・
シリコン半導体５ａがポリ化して、ポリ・シリコン（ｐ
ｏｌｙ−５ｔ）半導体５ｂとなり、またオーミックコン
タクト層４のアモルファス・シリコンもポリ化して、ポ
リ・シリコンとなる。また、この実施例では、ゲート絶
縁膜６を、酸化量の多い酸化絶縁物で形成しているため
、ゲート絶縁膜６の上方からレーザＡを照射して半導体
層５を加熱すると、この半導体層５とゲート絶縁膜６と
の界面に、半導体層５のシリコン（Ｓｉ ）とゲート絶
縁膜６中の分子結合していない酸素（０）との反応によ
って薄いシリコン酸化膜（Ｓｉ ０２膜）７が生成する
。
ＸｅＣｌエキシマレーザＡを照射して、前記半導体層５
とその下のオーミックコンタクト層４とをその融点以上
の温度に加熱し、この後徐冷する。このように、半導体
層５とオーミックコンタクト層４とをその融点以上の温
度に加熱して徐冷すると、半導体層５のアモルファス・
シリコン半導体５ａがポリ化して、ポリ・シリコン（ｐ
ｏｌｙ−５ｔ）半導体５ｂとなり、またオーミックコン
タクト層４のアモルファス・シリコンもポリ化して、ポ
リ・シリコンとなる。また、この実施例では、ゲート絶
縁膜６を、酸化量の多い酸化絶縁物で形成しているため
、ゲート絶縁膜６の上方からレーザＡを照射して半導体
層５を加熱すると、この半導体層５とゲート絶縁膜６と
の界面に、半導体層５のシリコン（Ｓｉ ）とゲート絶
縁膜６中の分子結合していない酸素（０）との反応によ
って薄いシリコン酸化膜（Ｓｉ ０２膜）７が生成する
。
次に、第３図に示すように、前記ゲート絶縁膜６と半導
体層５およびオーミックコンタクト層４をフォトリソグ
ラフィ法によって所定の外形にバターニングする。
体層５およびオーミックコンタクト層４をフォトリソグ
ラフィ法によって所定の外形にバターニングする。
次に、第４図に示すように、基板１上に窒化シリコン（
ＳｉＮ）からなる耐圧保持用絶縁膜８をプラズマＣＶＤ
法により１５００人〜３０００人の厚さに堆積させ、次
いでこの耐圧保持用絶縁膜８に、基板１上のソース電極
２およびトレイン電極３に達するコンタクト孔９を形成
する。
ＳｉＮ）からなる耐圧保持用絶縁膜８をプラズマＣＶＤ
法により１５００人〜３０００人の厚さに堆積させ、次
いでこの耐圧保持用絶縁膜８に、基板１上のソース電極
２およびトレイン電極３に達するコンタクト孔９を形成
する。
次に、第５図に示すように、前記耐圧保持用絶縁膜８の
上およびそのコンタクト孔９内にアルミニウム（ＡＩ）
等の金属膜をスパッタリング法により３０００λ〜４０
００人の厚さに堆積させてこの金属膜をバターニングす
る方法で、ゲート電極１０およびそのライン部（図示せ
ず）と、前記コンタクト孔９においてソース、ドレイン
電極２゜３にそれぞれつながるライン部１１．１２を形
成して、薄膜トランジスタを完成する。
上およびそのコンタクト孔９内にアルミニウム（ＡＩ）
等の金属膜をスパッタリング法により３０００λ〜４０
００人の厚さに堆積させてこの金属膜をバターニングす
る方法で、ゲート電極１０およびそのライン部（図示せ
ず）と、前記コンタクト孔９においてソース、ドレイン
電極２゜３にそれぞれつながるライン部１１．１２を形
成して、薄膜トランジスタを完成する。
すなわち、この実施例の薄膜トランジスタの製造方法は
、基板１上にアモルファス・シリコン半導体５ａとゲー
ト絶縁膜６とを堆積させた後に、前記ゲート絶縁膜６の
上方からレーザＡを照射してアモルファス・シリコン半
導体５ａをポリ化するものであり、この製造方法によれ
ば、半導体層５とゲート絶縁膜６とを連続して堆積させ
ることができるから、半導体層５とゲート絶縁膜６との
界面を安定した良好な界面にして、特性の均一な薄膜ト
ランジスタを得ることができる。
、基板１上にアモルファス・シリコン半導体５ａとゲー
ト絶縁膜６とを堆積させた後に、前記ゲート絶縁膜６の
上方からレーザＡを照射してアモルファス・シリコン半
導体５ａをポリ化するものであり、この製造方法によれ
ば、半導体層５とゲート絶縁膜６とを連続して堆積させ
ることができるから、半導体層５とゲート絶縁膜６との
界面を安定した良好な界面にして、特性の均一な薄膜ト
ランジスタを得ることができる。
また、この実施例では、前記ゲート絶縁膜６を酸化絶縁
物で形成しているため、ゲート絶縁膜６の上方からレー
ザＡを照射してアモルファス・シリコン半導体５ａをポ
リ化する際に、半導体層５とゲート絶縁膜６との界面に
シリコン酸化膜７が生成させることができる。そして、
このシリコン酸化膜７は、半導体層５のシリコンとゲー
ト絶縁膜６中の酸素との反応により生成するものである
ため、このシリコン酸化膜７は半導体層５ともゲート絶
縁膜６とも一体に結合しており、したかって、このよう
に製造方法によれば、半導体層５とゲート絶縁膜６との
界面をさらに良好にすることができる。
物で形成しているため、ゲート絶縁膜６の上方からレー
ザＡを照射してアモルファス・シリコン半導体５ａをポ
リ化する際に、半導体層５とゲート絶縁膜６との界面に
シリコン酸化膜７が生成させることができる。そして、
このシリコン酸化膜７は、半導体層５のシリコンとゲー
ト絶縁膜６中の酸素との反応により生成するものである
ため、このシリコン酸化膜７は半導体層５ともゲート絶
縁膜６とも一体に結合しており、したかって、このよう
に製造方法によれば、半導体層５とゲート絶縁膜６との
界面をさらに良好にすることができる。
なお、前記実施例では、ソース、ドレイン電極２．３の
ライン部１１．１２を耐圧保持用絶縁膜８の上に形成し
ているが、このライン部１１゜１２は、ソース、ドレイ
ン電極２，３の形成時に基板１上に形成しておいてもよ
い。また、前記実施例では、ゲート絶縁膜６の上に耐圧
保持用絶縁膜８を形成し、この耐圧保持用絶縁膜８の上
にゲート電極１０を形成しているが、ゲート絶縁膜６を
十分な絶縁耐圧をもつ厚さに形成すれば、前記耐圧保持
用絶縁膜８は必ずしも必要ではないから、その場合は、
前記ゲート絶縁膜６の上に直接ゲート電極１０を形成し
てもよい。
ライン部１１．１２を耐圧保持用絶縁膜８の上に形成し
ているが、このライン部１１゜１２は、ソース、ドレイ
ン電極２，３の形成時に基板１上に形成しておいてもよ
い。また、前記実施例では、ゲート絶縁膜６の上に耐圧
保持用絶縁膜８を形成し、この耐圧保持用絶縁膜８の上
にゲート電極１０を形成しているが、ゲート絶縁膜６を
十分な絶縁耐圧をもつ厚さに形成すれば、前記耐圧保持
用絶縁膜８は必ずしも必要ではないから、その場合は、
前記ゲート絶縁膜６の上に直接ゲート電極１０を形成し
てもよい。
さらに、前記実施例では、ゲート絶縁膜６を酸化絶縁物
で形成しているが、このゲート絶縁膜６は、窒化シリコ
ン（ＳｉＮ）等の酸化を含まない絶縁物で形成してもよ
く、その場合は、レーザ照射によってアモルファス・シ
リコン半導体５ａをポリ化する際に半導体層５とゲート
絶縁膜６との界面にシリコン酸化膜７は生成しないが、
それでも、半導体層５とゲート絶縁膜６とは連続堆積膜
であるため、半導体層５とゲート絶縁膜６との界面は、
安定した良好な界面となる。
で形成しているが、このゲート絶縁膜６は、窒化シリコ
ン（ＳｉＮ）等の酸化を含まない絶縁物で形成してもよ
く、その場合は、レーザ照射によってアモルファス・シ
リコン半導体５ａをポリ化する際に半導体層５とゲート
絶縁膜６との界面にシリコン酸化膜７は生成しないが、
それでも、半導体層５とゲート絶縁膜６とは連続堆積膜
であるため、半導体層５とゲート絶縁膜６との界面は、
安定した良好な界面となる。
本発明の薄膜トランジスタの製造方法は、基板上にアモ
ルファス・シリコン半導体とゲート絶縁膜とを堆積させ
た後に、前記ゲート絶縁膜の上方からレーザを照射して
アモルファス・シリコン半導体をポリ化するものである
から、半導体層とゲート絶縁膜とを連続して堆積させる
ことができ、したがって、半導体層とゲート絶縁膜との
界面を安定した良好な界面にして、特性の均一な薄膜ト
ランジスタを得ることができる。
ルファス・シリコン半導体とゲート絶縁膜とを堆積させ
た後に、前記ゲート絶縁膜の上方からレーザを照射して
アモルファス・シリコン半導体をポリ化するものである
から、半導体層とゲート絶縁膜とを連続して堆積させる
ことができ、したがって、半導体層とゲート絶縁膜との
界面を安定した良好な界面にして、特性の均一な薄膜ト
ランジスタを得ることができる。
第１図〜第５図は本発明の一実施例を示す薄膜トランジ
スタの製造工程図である。 １・・・基板、２・・・ソース電極、３・・・ドレイン
電極、４・・・オーミックコンタクト層、５・・・半導
体層、５ａ・・・アモルファス・シリコン半導体、５ｂ
・・・ポリ シリコン半導体、６・・・ゲート絶縁膜、
７・・・シリコン酸化膜、８・・・耐圧保持用絶縁膜、
１０・・・ゲート電極。
スタの製造工程図である。 １・・・基板、２・・・ソース電極、３・・・ドレイン
電極、４・・・オーミックコンタクト層、５・・・半導
体層、５ａ・・・アモルファス・シリコン半導体、５ｂ
・・・ポリ シリコン半導体、６・・・ゲート絶縁膜、
７・・・シリコン酸化膜、８・・・耐圧保持用絶縁膜、
１０・・・ゲート電極。
Claims (1)
- 絶縁性基板の上にソース、ドレイン電極を形成し、こ
の基板上にアモルファス・シリコン半導体とゲート絶縁
膜とを順次堆積させた後、前記ゲート絶縁膜の上方から
レーザを照射して前記アモルファス・シリコン半導体を
ポリ化し、この後前記ゲート絶縁膜の上にゲート電極を
形成することを特徴とする薄膜トランジスタの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15984790A JP2939818B2 (ja) | 1990-06-20 | 1990-06-20 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15984790A JP2939818B2 (ja) | 1990-06-20 | 1990-06-20 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0451529A true JPH0451529A (ja) | 1992-02-20 |
| JP2939818B2 JP2939818B2 (ja) | 1999-08-25 |
Family
ID=15702539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15984790A Expired - Lifetime JP2939818B2 (ja) | 1990-06-20 | 1990-06-20 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2939818B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006344849A (ja) * | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
| JP2006344926A (ja) * | 2006-02-23 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
-
1990
- 1990-06-20 JP JP15984790A patent/JP2939818B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006344849A (ja) * | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
| EP3651209A1 (en) * | 2005-06-10 | 2020-05-13 | Samsung Display Co., Ltd. | Manufacturing method for thin film transistor having channel comprising zinc oxide |
| EP1889298B1 (en) * | 2005-06-10 | 2020-07-29 | Samsung Display Co., Ltd. | Manufacturing method for hin film transistor having channel comprising zinc oxide |
| JP2006344926A (ja) * | 2006-02-23 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2939818B2 (ja) | 1999-08-25 |
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