JPH04219082A - 撮像装置およびそれに用いるカウンタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は固体撮像素子を用いたビ
デオカメラ等の撮像装置およびそれに用いるカウンタ回
路に関するものである。

【０００２】

【従来の技術】固体撮像素子は、電荷結合素子（以下Ｃ
ＣＤと記す）とフォトダイオードを応用した素子として
、ビデオカメラ等の撮像装置に利用されており、固体撮
像素子の駆動装置は、ビデオカメラ等の撮像装置の性能
を決定する上で最も重要な役割を占めている。

【０００３】図６に一般的なビデオカメラの構成を示す
。図６において、レンズ１を透過してＣＣＤ２に達した
光は、ＣＣＤ２で電気信号に変換される。ＣＣＤ２の出
力信号は、信号処理回路３に供給され、ここで映像信号
に変換された後、後段の映像信号回路（図示せず）へ供
給される。

【０００４】ＣＣＤ２および信号処理回路３は、駆動信
号発生回路４からのクロック信号１２と同期信号１３に
よってそれぞれ駆動される。駆動信号発生回路４は、水
晶発振子５とクロック発生器６と同期信号発生器７とで
構成されている。

【０００５】ここで、クロック発生器６は、図７に示す
ように、水晶発振子５とともに基準となるクロック信号
を発生する発振回路８と、発振回路８の出力信号を分周
するバイナリーコードカウンタ９と、バイナリーコード
カウンタ９の出力をデコードするデコーダ１０と、デコ
ーダ１０の出力をラッチするラッチ回路１１とで構成さ
れており、ラッチ回路１１から出力されるクロック信号
１２が、電荷転送用のクロック信号としてＣＣＤ２に供
給される。

【０００６】一方、同期信号発生器７も、基本的にはク
ロック発生器６と同様に、水晶発振子と、発振回路と、
バイナリーコードカウンタと、デコーダと、ラッチ回路
とで構成されている。そして、ラッチ回路から出力され
る信号１３が、図７に破線で示すように信号処理回路３
に供給され、信号処理のための同期信号、たとえばテレ
ビジョン信号の同期信号、クランプパルスあるいはブラ
ンキングパルスとして使用される。

【０００７】従来、クロック発生器６と同期信号発生器
７とは別々の半導体素子で構成されていたが、図７から
もわかるように、これらの素子には共通の回路が含まれ
ているため、これらの素子を１チップ化することが求め
られている。

【０００８】図６はクロック発生器６と同期信号発生器
７とを１チップ化した場合の接続関係を示している。こ
の場合、クロック発生器６内の発振回路８の出力信号１
４が同期信号発生器７内のバイナリーコードカウンタに
供給される。すなわち、同期信号発生器７に含まれるバ
イナリーコードカウンタは、クロック発生器６内の発振
回路８の出力を受けてカウント動作をし続ける。そして
同期信号発生器７に含まれるラッチ回路の出力信号の一
部が制御信号１５としてクロック発生器６内のバイナリ
ーコードカウンタ９に供給され、走査期間中はバイナリ
ーコードカウンタ９のカウント動作を停止し、帰線期間
中のみカウント動作を行わせる。

【０００９】その結果、クロック発生器６と同期信号発
生器７内の各ラッチ回路から出力される信号が、電荷転
送用のクロック信号１２および信号処理用の同期信号１
３として、ＣＣＤ２および信号処理回路３にそれぞれ供
給される。

【００１０】

【発明が解決しようとする課題】ところが、このように
クロック発生器６と同期信号発生器７とを１チップ化し
、しかも、特に同期信号発生器７内にある１水平期間を
カウントするためのカウンタをバイナリーコードカウン
タで構成した場合、カウンタのビットの同時変化数の多
いタイミングで、ＣＣＤ２に供給される高速パルス（た
とえば水平転送パルス）にジッタを与えてしまう。 その結果、最終的に得られた画面に縦縞の固定パターン
ノイズが現われるという問題がある。

【００１１】この問題をさらに詳しく説明する。図８は
バイナリーコードカウンタの入出力波形を示している。 周知のように、バイナリーコードカウンタに図８（ａ）
に示すクロック信号が供給されると、このクロック信号
がバイナリコードカウンタによって、１／２，１／４，
１／８・・・と順次分周され、図８（ｂ）に示す出力信
号が得られる。

【００１２】ここで、図８（ｂ）のビット変化の数に着
目すると、タイミングｔ１，ｔ３で５つのビットが一斉
に変化していることがわかる。またタイミングｔ２では
４つのビットが一斉に変化している。

【００１３】クロック発生器６と同期信号発生器７とを
１チップの回路で構成した場合、バイナリーコードカウ
ンタの出力ビット変化数の多いタイミングｔ１，ｔ２，
ｔ３に、回路に定常の電源電流より大きいトリガ状の電
源電流が流れる。その結果、ＣＣＤ２および信号処理回
路３より出力される映像信号中に固定パターンノイズが
発生し、これが画面上に縦縞となって現われる。

【００１４】さらに、トリガ状の電源電流によって、不
要輻射も発生し、周辺回路の動作に悪影響を与えるとい
う問題もある。

【００１５】なお、クロック発生器６のカウンタをバイ
ナリーコードカウンタで構成した場合にも同様の問題が
発生する。

【００１６】本出願人は、このような問題を解決するた
めに、図９に示す様な撮像装置を提案している（特願平
１−３０５４０２号）。

【００１７】図９において、図７と実質的に同一の機能
をもつ回路には同一の符号を付している。図９から明ら
かなように、ここではクロック発生器６および同期信号
発生器７のカウンタを、グレイコードカウンタ１６で構
成している。なお、グレイコードカウンタとは、出力信
号のビット変化が常に１ビットであるカウンタを意味す
る。

【００１８】図１０に、グレイコードカウンタ１６の入
出力波形を示す。図１０（ａ）に示すクロック信号（発
振回路８の出力信号）がグレイコードカウンタ１６に供
給されると、グレイコードカウンタ１６の各出力端子か
ら図１０（ｂ）に示すような出力信号が発生される。図
１０（ｂ）から明らかなように、グレイコードカウンタ
１６においては、すべてのビット変化のタイミングで、
常に１ビットしか変化しない。

【００１９】そこで、このグレイコードカウンタ１６の
出力信号をデコーダ１０でデコードし、そのデコード出
力をラッチ回路１１でラッチすることにより、ＣＣＤ２
に電荷転送用のクロック信号１２を供給し、信号処理回
路３に信号処理用の同期信号１３を供給することができ
る。

【００２０】なお、グレイコードカウンタを用いた場合
，バイナリーコードカウンタを用いた場合に対し、デコ
ーダ１０およびラッチ回路１１の具体的な構成を若干変
更する必要があるが、それ自体はきわめて容易であり、
必要なクロック信号１２および同期信号１３が得られる
ようにデコーダ１０およびラッチ回路１１の構成を変更
することによって、ＣＣＤ２および信号処理回路３を従
来とまったく同様に駆動することができる。

【００２１】このように、カウンタとしてグレイコード
カウンタ１６を用いれば、カウンタの出力の同時変化数
を常に１ビットにすることができる。このため、ＣＣＤ
２あるいは信号処理回路３の駆動時の電源電流の変動を
抑制することができ、その結果、最終的に得られる画面
の一部に縦縞の固定パターンノイズが現われるのを防止
することができる。さらに、周辺回路に対する不要輻射
の影響も低減することができる。

【００２２】本発明は、カウンタによる固定パターンノ
イズの影響をさらに軽減することのできる撮像装置を提
供するものである。

【００２３】また本発明はこのようなグレイコードカウ
ンタとして用いることのできる改良されたカウンタ回路
を提供するものである。

【００２４】

【課題を解決するための手段】本発明の撮像装置は、カ
ウンタの各計数段の出力信号の変化によって生じる固定
パターンノイズを映像信号周波数帯域外に発生させるよ
うにしたものである。

【００２５】本発明のカウンタ回路は、各計数段の出力
信号が常に１ビットしか変化しないようなグレイコード
を発生するとともに、内部の論理ゲートの出力信号の同
時変化数も常に一定になるようにしたものである。

【００２６】

【作用】本発明の撮像装置によれば、グレイコードカウ
ンタを用いるため、カウンタの出力信号の同時変化によ
る電源電圧の変動が緩和でき、画面上の縦縞の固定パタ
ーンノイズが発生を抑制することができるだけでなく、
かりに固定パターンノイズが発生しても、それを映像信
号帯域外に発生させることができるから、信号処理回路
の後段に接続したフィルタでノイズ成分を除去すること
ができる。このため、固定パターンノイズの映像信号に
対する影響を十分に軽減することができる。

【００２７】さらに、本発明のカウンタ回路によれば、
計数段の出力信号の同時変化数が常に１であるグレイコ
ードカウンタが実現できるだけでなく、内部の論理ゲー
トの出力信号の同時変化数も常に一定にすることができ
る。このため、このカウンタ回路をＣＣＤの駆動装置と
して用いれば、固定パターンノイズの少ない、高画質の
映像が得られる。

【００２８】

【実施例】図１は本発明の第１の実施例であり、図９に
示したグレイコードカウンタ１６として用いることにで
きるカウンタ回路を示すものである。図２はそのタイミ
ングチャートを示すものである。

【００２９】図１のカウンタ回路の構成および動作を説
明する前に、理解を容易にするために、まず図２のタイ
ミングチャートを参照してグレイコードの特徴を説明す
る。

【００３０】図２において、各計数段のビット変化に着
目すると、特定のビット（たとえば図４の６４）がロー
レベルからハイレベル（あるいはハイレベルからローレ
ベル）へ変化するタイミングでは、その直前のビット（
図４の６３）のみがハイレベルで、それ以前のビット（
図４の６２，６１，６０）はすべてローレベルであるこ
とがわかる。

【００３１】図１に示すカウンタ回路は、このようなビ
ット変化を実現するものである。図１において、クロッ
ク信号入力端子１７には、たとえば図９の発振回路８か
らのクロック信号が供給される。このクロック信号は、
すべてのＪ−Ｋフリップフロップ２１〜２６のクロック
端子ＣＫに供給される。

【００３２】一方、すべてのＪ−Ｋフリップフロップ２
１〜２６のＪ端子とＫ端子は共通に接続されており、初
段のＪ−Ｋフリップフロップ２１のＪ端子およびＫ端子
は電源端子１８に接続されている。初段のＪ−Ｋフリッ
プフロップ２１のＱ出力端子は次段のＪ−Ｋフリップフ
ロップ２２のＪ端子とＫ端子に接続されている。初段の
Ｊ−Ｋフリップフロップ２１のＮＱ出力端子は論理デコ
ード用の論理ゲート２７の一方の入力端子に接続されて
いる。論理ゲート２７の他方の入力端子には２段目のＪ
−Ｋフリップフロップ２２のＱ出力端子が接続されてい
る。そして論理ゲート２７の出力端子は、３段目のＪ−
Ｋフリップフロップ２３のＪ端子とＫ端子に接続されて
いる。

【００３３】以下、同様に、３段目から６段目までのＪ
−Ｋフリップフロップ２３，２４，２５，２６の間に、
論理デコード用の論理ゲート２８〜３６が、それぞれ図
示のように接続されている。

【００３４】また、所定のＪ−ＫフリップフロップのＱ
出力端子とＮＱ出力端子には、ビットの同時変化数を調
節して、常に均一な同時変化数が得られるようにするた
めの論理ゲート３７〜４２が、それぞれ図示のように接
続されている。

【００３５】以上の論理ゲート２７〜３６および３７〜
４２のほかに、負荷容量を調節するための論理ゲート４
３〜５９がそれぞれ図示のように接続されている。

【００３６】なお、端子２０は電源端子あるいはハイレ
ベルの固定電位である。そしてカウンタ回路の出力端子
６０〜６５は、それぞれＪ−Ｋフリップフロップ２１〜
２６のＱ出力端子に接続されている。

【００３７】図２は図１の各部の電圧波形を示しており
、波形の番号を、図１の対応する部分の参照番号で示し
ている。すなわち、図２の１７はクロック信号入力端子
１７に入力されるクロック信号波形、６０〜６５は出力
端子６０〜６５の出力信号波形、２７〜３６は論理デコ
ード用の論理ゲート２７〜３６の出力波形、３７〜４２
は同時変化数調節用の論理ゲート３７〜４２の出力波形
である。

【００３８】なお、図２の６６は、各論理ゲート出力の
同時変化数をグラフ化して表わしたものである。

【００３９】次に、図２を参照して図１の動作を説明す
る。クロック信号入力端子１７にクロック信号が供給さ
れると、初段のＪ−Ｋフリップフロップ２１はそのクロ
ック信号の立ち下がりでＱ出力を反転する。したがって
、図２のクロック信号波形１７に対して、初段のＪ−Ｋ
フリップフロップ２１のＱ出力波形は図２の６０（２１
）のようになる。

【００４０】次に、初段のＪ−Ｋフリップフロップ２１
のＱ出力は、２段目のＪ−Ｋフリップフロップ２２のＪ
端子とＫ端子に供給される。したがって、２段目のＪ−
Ｋフリップフロップ２２のＱ出力は、初段のＪ−Ｋフリ
ップフロップ２１のＱ出力がハイレベルのときにクロッ
ク信号１７の立ち上がりで反転する。その結果、２段目
のＪ−Ｋフリップフロップ２２のＱ出力波形は、クロッ
ク信号波形１７に対して、図２の６１（２２）に示すよ
うになる。

【００４１】次に、初段のＪ−Ｋフリップフロップ２１
のＮＱ出力と２段目のＪ−Ｋフリップフロップ２２のＱ
出力は、論理ゲート２７に入力され、論理ゲート２７で
デコードされたパルスが３段目のＪ−Ｋフリップフロッ
プ２３のＪ端子，Ｋ端子に供給される。したがって、３
段目のＪ−Ｋフリップフロップ２３のＱ出力は、２段目
のＪ−Ｋフリップフロップ２２のＱ出力がハイレベルで
、かつ初段のＪ−Ｋフリップフロップ２１のＮＱ出力が
ハイレベルのときに、クロック信号の立ち上がりで反転
する。その結果、３段目のＪ−Ｋフリップフロップ２３
のＱ出力波形は、クロック信号波形１７に対して、図２
の６２（２３）のようになる。

【００４２】以下、同様の動作を繰り返す。すなわち、
論理ゲート２８，２９には、３段目のＪ−Ｋフリップフ
ロップ２３のＱ出力と、１，２段目のＪ−Ｋフリップフ
ロップ２１，２２のＮＱ出力が入力され、ここでデコー
ドされたパルスが４段目のＪ−Ｋフリップフロップ２４
に供給される。

【００４３】論理ゲート３０，３１，３２には、４段目
のＪ−Ｋフリップフロップ２４のＱ出力と、１，２，３
段目のＪ−Ｋフリップフロップ２１，２２，２３のＮＱ
出力が入力され、ここでデコードされたパルスが５段目
のＪ−Ｋフリップフロップ２５に供給される。

【００４４】論理ゲート３３〜３６には、５段目のＱ出
力と、１，２，３，４段目のＮＱ出力が入力され、ここ
でデコードされたパルスが６段目のＪ−Ｋフリップフロ
ップ２６に供給される。

【００４５】その結果、４段目以降の各Ｊ−Ｋフリップ
フロップ２４〜２６のＱ出力、すなわち、カウンタ回路
の出力端子６３〜６５には、図２の６３（２４）〜６５
（２６）に示す出力信号が得られる。

【００４６】このときの論理デコード用の論理ゲート２
７〜３６の出力信号波形は、図２の２７〜３６に示すよ
うになる。さらに同時変化数調節用の論理ゲート３７〜
４２の出力信号波形は、図２の３７〜４２のようになる
。

【００４７】そこで、図２において、カウンタ回路の出
力信号６０〜６５に着目すると、同時変化数が１である
グレイコード出力となっていることがわかる。したがっ
て、このカウンタ回路を図９のグレイコードカウンタ１
６として用いると、画面の一部に縦縞の固定パターンノ
イズが現われるのを防止することができる。また、周辺
の回路に対する不要輻射の影響も軽減することができる
。

【００４８】さらに、図２のすべての波形６０〜６５，
２７〜３６，３７〜４２の同時変化数をグラフ化して表
わすと、図２の６６のようになる。すなわち、図２の６
６の最初のタイミングでは６１がロウレベルからハイレ
ベルへ変化すると同時に、３９がハイレベルからロウレ
ベルへ変化しており、同時変化数は２となる。次のタイ
ミングでは、６０と２７が同時に変化しており、同時変
化数は２となる。さらに次のタイミングでは、６２と３
８が同時に変化しており、同時変化数は２となる。以下
同様に、図４の６６のすべてのビット変化のタイミング
で、同時変化数は２となる。

【００４９】このように図１のカウンタ回路は、グレイ
コードカウンタとしての機能を果たすだけでなく、内部
の論理ゲート２７〜４２の出力信号の同時変化数も、す
べてのタイミングにおいて２とすることができる。この
ため、内部の論理ゲートの出力信号変化による電源電流
の変動も抑えることができ、この点でも固定パターンノ
イズと不要輻射の影響を軽減することができる。

【００５０】なお、図１のカウンタ回路においては、論
理デコード用の論理ゲート２８〜２９，３０〜３２，３
３〜３６および同時変化数調節用の論理ゲート３７〜４
０の接続関係に次のような工夫がなされており、この構
成が均一な同時変化数を実現するために重要な役割を果
たしている。

【００５１】たとえば、論理ゲート２８，２９は４入力
のＡＮＤゲートであるが、通常４入力のＡＮＤゲートは
図３のように構成される。ところが、図３の場合、下位
ビットＩ４は低い周波数で変化するのに対し、上位ビッ
トＩ１は高い周波数で変化する。このため下位ビットＩ
４と上位ビットＩ１が同時に変化するタイミングが一定
の周期性をもって現われる。このように同時変化数が一
定周期で変化すると、均一な同時変化数は実現できない
。

【００５２】これに対し、図１のカウンタ回路において
は、第１の論理ゲート２８の出力信号を第２の論理ゲー
ト２９に入力することによって、実質的に４入力のＡＮ
Ｄゲートを実現している。この構成によって、ビットの
同時変化数を常に一定にすることができる。他の論理ゲ
ート３０〜３２，３３〜３６，３７〜４０についても同
様である。

【００５３】ところで、図１のカウンタ回路においては
、各Ｊ−Ｋフリップフロップ２１〜２６のＮＱ出力端子
に接続される論理デコード用の論理ゲート２７〜３６お
よび同時変化数調節用の論理デコーダ３７〜４０の数が
、各Ｊ−Ｋフリップフロップごとに異なる。

【００５４】すなわち、初段のＪ−Ｋフリップフロップ
２１のＮＱ出力端子には５個の論理ゲート２７，２９，
３２，３６，４０が接続されている。２段目のＪ−Ｋフ
リップフロップ２２のＮＱ出力端子には４個の論理ゲー
ト２８，３１，３５，３９が接続されている。３段目の
Ｊ−Ｋフリップフロップ２３のＮＱ出力端子には、３個
の論理ゲート３０，３４，３８が接続されている。４段
目のＪ−Ｋフリップフロップ２４のＮＱ出力端子には、
２個の論理ゲート３３，３７が接続されている。５段目
のＪ−Ｋフリップフロップ２５のＮＱ出力端子には、１
個の論理ゲート３７が接続されている。そして最終段の
Ｊ−Ｋフリップフロップ２６のＮＱ出力端子には論理ゲ
ートが接続されていない。

【００５５】このように、各Ｊ−Ｋフリップフロップ２
１〜２６に接続される論理ゲート数が異なると、カウン
タ回路の各計数段の出力ラインの負荷容量が不均一にな
る。このため、クロック入力信号に対して不均一なレベ
ルのカウンターノイズが発生する。

【００５６】図１の実施例では、このような問題をも解
決するために、負荷容量調節用の論理ゲート４３〜５９
を付加している。このうち論理ゲート４３は２段目のＪ
−Ｋフリップフロップ２２に対するものである。論理ゲ
ート４４，４５は３段目のＪ−Ｋフリップフロップ２３
に対するものである。論理ゲート４６〜４８は４段目の
Ｊ−Ｋフリップフロップ２４に対するものである。論理
ゲート４９〜５２は５段目のＪ−Ｋフリップフロップ２
５に対するものである。論理ゲート５３〜５７は６段目
のＪ−Ｋフリップフロップ２６に対するものである。

【００５７】このようにすれば、初段のＪ−Ｋフリップ
フロップ２１には前述の通りの５個の論理ゲート２７，
２９，３２，３６，４０が接続される。一方、２段目の
Ｊ−Ｋフリップフロップ２２には、前述の４個の論理ゲ
ート２８，３１，３５，３９のほかに容量調節用の論理
ゲート４３が接続され、合計５個の論理ゲートが接続さ
れる。また、３段目のＪ−Ｋフリップフロップ２３には
、前述の３個の論理ゲート３０，３４，３８のほかに容
量調節用の論理ゲート４４，４５が接続され、合計５個
の論理ゲートが接続される。４段目のＪ−Ｋフリップフ
ロップ２４には、前述の２個の論理ゲート３３，３７の
ほかに容量調節用の論理ゲート４６，４７，４８が接続
され、合計５個の論理ゲートが接続される。さらに、５
段目のＪ−Ｋフリップフロップ２５には、前述の１個の
論理ゲート３７のほかに容量調節用の論理ゲート４９，
５０，５１，５２が接続され、この場合も合計５個の論
理ゲートが接続される。そして最終段のＪ−Ｋフリップ
フロップ２６には、容量調節用の５個の論理ゲート５３
〜５７が接続される。

【００５８】このように、図１の構成によれば、すべて
のＪ−Ｋフリップフロップ２１〜２６のＮＱ出力端子に
接続される論理ゲートの総数を５個に揃えることができ
る。このため各計数段の出力ラインの負荷容量を均一化
することができる。その結果、クロック入力信号に対し
て不均一なレベルのカウンタノイズが発生しなくなる。 したがって、図１のカウンタ回路を図１のグレイコード
カウンタ１６として用いた場合、この点でも固定パター
ンノイズと不要輻射を抑えることができる。

【００５９】なお、図１においては、同時変化数調節用
の論理ゲート３７〜４２の出力信号を処理するために負
荷容量調節用の論理ゲート５８，５９を用いている。

【００６０】図１では６ビットのカウンタ回路を示した
が、任意のビット数で構成できることは言うまでもない
。

【００６１】たとえば、ｎビットのカウンタ回路を構成
した場合、ｋ（ｋ＝ｎまたはｋ＜ｎ）ビット目のＪ−Ｋ
フリップフロップのＪ端子，Ｋ端子に、ｋ−１ビット目
のＪ−ＫフリップフロップのＱ出力と、ｋ−２ビット目
以下１ビット目までのＪ−ＫフリップフロップのＮＱ出
力とを論理ゲートでデコードしたパルスを供給すればよ
い。

【００６２】また、図１では、計数段の論理回路をＪ−
Ｋフリップフロップで構成し、論理ゲート２７〜５９を
ＡＮＤゲートで構成し、論理ゲート２７〜４２の同時変
化数がクロック入力信号に対して常に均一（図１の場合
は２）で、負荷容量も均一になるように構成したが、カ
ウンタ回路の用途に応じて計数段の論理回路をＤフリッ
プフロップと排他的論理和回路などで構成してもよい。

【００６３】また、論理デコード用の論理ゲートを多入
力のＡＮＤゲートあるいは計数段側からみて論理的に等
価である他の論理ゲートに代え、同時変化数や負荷容量
を変更してもよい。たとえば、論理デコード用の論理ゲ
ート２７〜３６としてＮＡＮＤゲートを用いることもで
きる。ただし、この場合には、入力側または出力側で位
相反転処理を施す必要がある。このときも、計数段側か
らみれば、論理的にはＡＮＤゲートと等価である。

【００６４】さらに、同時変化数調節用の論理ゲート３
７〜４２および負荷容量調節用の論理ゲート４３〜５９
を多入力のＡＮＤゲートあるいは他の論理回路に変更し
て同時変化数や負荷容量を変更してもよい。

【００６５】いずれにしても、このような論理回路を適
切に組み合わせることによって、クロック入力信号に対
する論理回路出力の同時変化数を２以上ｎ−１以下の範
囲で簡単に決定することができる。

【００６６】次に、本発明の第２の実施例について説明
する。前述の通り、図１のカウンタ回路によれば、計数
段の出力信号の同時変化数は常に１であり、また内部の
論理ゲートの出力信号の同時変化数は常に２であり、い
ずれもバイナリーコードカウンタに比べて同時変化数が
少ない。したがって、このカウンタ回路を用いてＣＣＤ
のクロック信号あるいは信号処理回路の同期信号を発生
すれば、固定パターンノイズや不要輻射を軽減すること
ができる。

【００６７】本発明の第２の実施例は、このような固定
パターンノイズや不要輻射の影響をさらに軽減するもの
である。

【００６８】すなわち、第２の実施例においては、カウ
ンタ回路のビットの同時変化の周波数を、映像信号の周
波数帯域以上の周波数に設定し、かつ図４に示すように
、信号処理回路３の後段に、映像信号のみを通過させ、
ノイズ成分を除去するためのローパスフィルタ６７を接
続したものである。

【００６９】図２から明らかなように、図１のカウンタ
回路にクロック信号１７が供給されると、計数段の出力
信号６０〜６５のビット変化はクロック信号１７に同期
して発生する。また論理ゲートの出力信号２７〜４２の
ビット変化もクロック信号１７に同期して発生する。言
いかえれば、図２の６６に示す同時変化の起きるタイミ
ングは、クロック信号１７に同期している。

【００７０】そこで、クロック信号周波数を映像信号周
波数帯域以上の周波数に設定すると、図２の６６に示す
同時変化の周波数も映像信号帯域以上になる。

【００７１】さらに具体的に言えば、図２の６６に示す
同時変化の周期をＴ１とすると、その周波数ｆ１（＝１
／Ｔ１）が、図５（ｃ）に示すように映像信号周波数帯
域の上限の周波数ｆ０以上になるように設定する。なお
、映像信号周波数帯域は、テレビジョン放送の方式によ
って異なり、ＮＴＳＣ方式では４．２ＭＨｚ、ＰＡＬ，
ＳＥＣＡＭ方式では５ＭＨｚから６ＭＨｚである。

【００７２】このようにすれば、かりにビットの同時変
化によって固定パターンノイズが発生したとしても、映
像信号周波数帯域外で発生することになる。このため、
図４に示すように、信号処理回路３の出力側に、映像信
号のみを通過させ、ノイズ成分を除去するローパスフィ
ルタ６７を接続しておけば、ノイズによる影響を大きく
軽減することができる。

【００７３】特に、図１のカウンタ回路のように、ビッ
トの同時変化数が少ないカウンタ回路を用い、しかも同
時変化の周波数を映像信号帯域外に設定した場合には、
ノイズの除去効果はきわめて顕著である。

【００７４】しかしながら、同時変化の周波数を映像信
号帯域外に設定するならば、カウンタ回路としてかなら
ずしもグレイコードカウンタを用いる必要はなく、たと
えば、ジョンソン・カウンタやリング・カウンタ等のカ
ウンタでもよい。

【００７５】また、ビットの同時変化数の変動が周期性
をもつようなカウンタ回路を用いる場合には、その同時
変化数の周波数を映像信号帯域外に設定すればよい。

【００７６】たとえば、ビットの同時変化数が図５（ａ
）のような周期性をもって変動する場合、同時変化数が
４の場合の周期Ｔ２や同時変化数が３の場合の周期Ｔ３
を、図５（ｃ）に示すように、それぞれの周波数ｆ２（
＝１／Ｔ２），ｆ３＝（１／Ｔ３）が映像信号帯域外に
なるように設定すればよい。また図５（ｂ）の場合も同
様で、同時変化数が６の場合の周波数ｆ４（＝１／Ｔ４
）を映像信号帯域外に設定すればよい。

【００７７】

【発明の効果】本発明の撮像装置によれば、カウンタの
出力信号の同時変化による固定パターンノイズを映像信
号帯域外に発生させることによて、固定パターンノイズ
の映像信号に対する影響を十分に軽減することができる
。

【００７８】さらに、本発明のカウンタ回路によれば、
計数段の出力信号の同時変化数が常に１であるグレイコ
ードカウンタが実現できるだけでなく、内部の論理ゲー
トの出力信号の同時変化数も常に一定にすることができ
る。このため、このカウンタ回路をＣＣＤの駆動装置と
して用いれば、固定パターンノイズの少ない、高画質の
映像が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるカウンタ回路の
ブロック図

【図２】図１の各部の電圧波形図

【図３】一般的な４入力ＡＮＤゲートを示すブロック図

【図４】本発明の第２の実施例における撮像装置を示す
ブロック図

【図５】図４の動作を説明するための特性図

【図６】従
来の撮像装置のブロック図

【図７】従来の撮像装置のブロック図

【図８】図７の動作を説明するための電圧波形図

【図９
】本発明の前提となる撮像装置のブロック図

【図１０】
図９の動作を説明するための電圧波形図

【符号の説明】

１７　　クロック信号入力端子 １８，２０　　　電源端子 ２１〜２６　　Ｊ−Ｋフリップフロップ２７〜３６　　
論理デコード用論理ゲート３７〜４２　　同時変化数調
節用の論理ゲート４３〜５９　　負荷容量調節用の論理
ゲート６０〜６５　　計数段の出力端子 ６７　　ローパスフィルタ

Claims (10)

【特許請求の範囲】
1. 【請求項１】（ａ）レンズ手段、 （ｂ）上記レンズ手段を透過した光を電気信号に変換す
   る固体撮像素子、 （ｃ）上記固体撮像素子の出力信号を処理する信号処理
   回路、 （ｄ）クロック信号をカウントし、グレイコードを発生
   するグレイコードカウンタ、 （ｅ）上記グレイコードカウンタの出力信号にしたがっ
   て上記固体撮像素子および上記信号処理回路にそれぞれ
   クロック信号および同期信号を供給する手段、を備え、
   上記グレイコードカウンタを、 （ｆ）ｎ（ｎは自然数）ビットの計数段、（ｇ）ｋ−１
   （ｋは３以上ｎ以下の自然数）ビット目の計数段の第１
   の論理出力とｋ−２ビット目以下のすべての計数段の第
   ２の論理出力の積と等価な論理出力を、上記ｎビットの
   計数段の各入力端子に供給する複数の論理デコード手段
   、で構成したことを特徴とする撮像装置。
2. 【請求項２】論理デコード手段が、 （ａ）ｘ（ｘは自然数）個の多入力論理回路、（ｂ）上
   記ｘ個の多入力論理回路のうち、第１の多入力論理回路
   の出力信号を第２の多入力論理回路に入力し、上記第２
   の多入力論理回路の出力信号を第３の多入力論理回路に
   入力し、以下これを第ｘの多入力論理回路まで繰り返す
   手段、 （ｃ）上記第ｘの多入力論理回路の出力信号を上記計数
   段の入力端子に供給する手段、を備えた請求項１記載の
   撮像装置。
3. 【請求項３】グレイコードカウンタが、（ａ）ｎ（ｎは
   自然数）ビットの計数段、（ｂ）ｋ−１（ｋは３以上ｎ
   以下の自然数）ビット目の計数段の第１の論理出力とｋ
   −２ビット目以下のすべての計数段の第２の論理出力の
   積と等価な論理出力を、上記ｎビットの計数段の入力端
   子に供給する複数の論理デコード手段、 （ｃ）上記各計数段の出力端子に複数の負荷調節用の論
   理回路を接続し、上記各計数段の出力端子に接続される
   上記論理デコード手段の論理回路数と負荷容量調節用の
   論理回路数の和を、上記すべての計数段に対して均一に
   する負荷容量調節手段、を備えた請求項１記載の撮像装
   置。
4. 【請求項４】グレイコードカウンタが、（ａ）ｎ（ｎは
   自然数）ビットの計数段、（ｂ）ｋ−１（ｋは３以上ｎ
   以下の自然数）ビット目の計数段の第１の論理出力とｋ
   −２ビット目以下のすべての計数段の第２の論理出力の
   積と等価な論理出力を、上記ｎビットの計数段の入力端
   子に供給する複数の論理デコード手段、 （ｃ）上記複数の論理デコード手段を構成する各論理回
   路の出力信号の同時変化数を調節する同時変化数調節手
   段、を備えた請求項１記載の撮像装置。
5. 【請求項５】（ａ）レンズ手段、 （ｂ）上記レンズ手段を透過した光を電気信号に変換す
   る固体撮像素子、 （ｃ）上記固体撮像素子の出力信号を処理する信号処理
   回路、 （ｄ）クロック信号をカウントするとともに、各計数段
   の出力信号の同時変化の周波数が映像信号帯域外に設定
   されたカウンタ手段、 （ｅ）上記カウンタ手段の出力信号にしたがって上記固
   体撮像素子および上記信号処理回路にそれぞれクロック
   信号および同期信号を供給する手段、 （ｆ）上記信号処理回路の出力側に接続され、上記映像
   信号のみを通過させるフィルタ手段、を備えた撮像装置
   。
6. 【請求項６】カウンタ手段をグレイコードカウンタで構
   成したことを特徴とする請求項５記載の撮像装置。
7. 【請求項７】（ａ）ｎ（ｎは自然数）ビットの計数段、
   （ｂ）ｋ−１（ｋは３以上ｎ以下の自然数）ビット目の
   計数段の第１の論理出力とｋ−２ビット目以下のすべて
   の計数段の第２の論理出力の積と等価な論理出力を、上
   記ｎビットの計数段の入力端子に供給する複数の論理デ
   コード手段、を備えたカウンタ回路。
8. 【請求項８】論理デコード手段が、 （ａ）ｘ（ｘは自然数）個の多入力論理回路、（ｂ）上
   記ｘ個の多入力論理回路のうち、第１の多入力論理回路
   の出力信号を第２の多入力論理回路に入力し、上記第２
   の多入力論理回路の出力信号を第３の多入力論理回路に
   入力し、以下これを第ｘの多入力論理回路まで繰り返す
   手段、 （ｃ）上記第ｘの多入力論理回路の出力信号を上記計数
   段の入力端子に供給する手段、を備えた請求項７記載の
   カウンタ回路。
9. 【請求項９】（ａ）ｎ（ｎは自然数）ビットの計数段、
   （ｂ）ｋ−１（ｋは３以上ｎ以下の自然数）ビット目の
   計数段の第１の論理出力とｋ−２ビット目以下のすべて
   の計数段の第２の論理出力の積と等価な論理出力を、上
   記ｎビットの計数段の入力端子に供給する複数の論理デ
   コード手段、 （ｃ）上記各計数段の出力端子に複数の負荷調節用の論
   理回路を接続し、上記各計数段に接続される上記論理デ
   コード手段の論理回路数と負荷容量調節用の論理回路数
   の和を、上記すべての計数段に対して均一にする負荷容
   量調節手段、を備えたカウンタ回路。
10. 【請求項１０】（ａ）ｎ（ｎは自然数）ビットの計数段
    、 （ｂ）ｋ−１（ｋは３以上ｎ以下の自然数）ビット目の
    計数段の第１の論理出力とｋ−２ビット目以下のすべて
    の計数段の第２の論理出力の積と等価な論理出力を、上
    記ｎビットの計数段の入力端子に供給する複数の論理デ
    コード手段、 （ｃ）上記複数の論理デコード手段を構成する各論理回
    路の出力信号の同時変化数を調節する同時変化数調節手
    段、を備えたカウンタ回路。